可提高穩(wěn)定性的輸出緩沖電路的制作方法
【專利摘要】本發(fā)明公開了一種可提高穩(wěn)定性的輸出緩沖電路。所述輸出緩沖電路包含有運算放大器，具有輸出端；以及輸出控制單元，耦接于該運算放大器的該輸出端及電容負載之間，用來產(chǎn)生于該運算放大器的該輸出端及電容負載之間的信號輸出路徑，該信號輸出路徑具有可調(diào)整的阻抗大??；其中該運算放大器輸出時相以對該對電容負載進行充放電，使該輸出控制單元產(chǎn)生第一阻抗；以及當(dāng)該電容負載被充電至預(yù)設(shè)水平時，該輸出控制單元產(chǎn)生大于該第一阻抗的第二阻抗。
【專利說明】可提高穩(wěn)定性的輸出緩沖電路
[0001]本案是申請日為2010年03月04日、申請?zhí)枮?01010126909.3、發(fā)明名稱為“可
提高穩(wěn)定性的輸出緩沖電路”的發(fā)明專利申請的分案申請。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及一種可提高穩(wěn)定性的輸出緩沖電路，尤其涉及一種通過調(diào)整運算放大器的信號輸出路徑阻抗，來提高運算放大器的相位邊限的輸出緩沖電路。
【背景技術(shù)】
[0003]輸出緩沖器(Output Buffer)常用于各式電子裝置中，用來隔離信號輸入端與輸出端，以避免信號輸入端受負載影響，并增強推動負載的能力。例如，在液晶顯示裝置中，源極驅(qū)動器是通過輸出緩沖器將液晶面板上的每個像素充電至相對應(yīng)的電壓水平，來驅(qū)動每個像素所對應(yīng)的液晶分子。因此，輸出緩沖器的驅(qū)動能力與液晶顯示裝置的顯示質(zhì)量及反應(yīng)時間有很大的關(guān)系。
[0004]請參考圖1，圖1是一個公知源極驅(qū)動器10的示意圖。源極驅(qū)動器10包含有移位緩存器(shift register ) 11、數(shù)據(jù)栓鎖器(或稱為線緩沖器)12、數(shù)字模擬轉(zhuǎn)換器13、輸出緩沖器14及輸出開關(guān)15。其中，移位緩存器11用來根據(jù)頻率信號CLK，依序接收影像數(shù)據(jù)DATA。當(dāng)接收完對應(yīng)于水平掃描線的影像數(shù)據(jù)后，數(shù)據(jù)栓鎖器12會根據(jù)時序控制器(圖未示)所產(chǎn)生的數(shù)據(jù)加載信號LOAD，擷取移位緩存器11中所暫存的數(shù)據(jù)，以使移位緩存器11可繼續(xù)接收下一條水平掃描線的影像數(shù)據(jù)。接著，數(shù)字模擬轉(zhuǎn)換器13將數(shù)據(jù)栓鎖器12所儲存的數(shù)字像素數(shù)據(jù)轉(zhuǎn)換為模擬電壓，以輸出至輸出緩沖器14。輸出緩沖器14用來提供足夠的驅(qū)動能力，而輸出開關(guān)15則依序?qū)⑤敵鼍彌_器14耦接至相對應(yīng)的數(shù)據(jù)線DL，以驅(qū)動相對應(yīng)的數(shù)據(jù)線DL。
[0005]在圖1中，輸出緩沖器14與輸出開關(guān)15被稱為源極驅(qū)動器10的輸出緩沖電路。詳細來說，如圖2所示，輸出緩沖器14包含有運算放大器110，而輸出開關(guān)15包含有開關(guān)SW，用以經(jīng)由源極驅(qū)動器10的輸出墊片P與相對應(yīng)數(shù)據(jù)線DL建立信號傳輸路徑。運算放大器110具有正向輸入端IN+、反向輸入端IN-及輸出端OUT。正向輸入端IN+用來接收模擬電壓；而輸出端OUT則耦接于反向輸入端IN-，形成負反饋回路。運算放大器110依據(jù)正向輸入端IN+所接收的模擬電壓，將連接于源極驅(qū)動器10的輸出墊片P的數(shù)據(jù)線DL的電壓驅(qū)動至某一電壓水平。然而，為了在不同的時間點驅(qū)動同一數(shù)據(jù)線上不同的像素，源極驅(qū)動器10必須時常地更新該模擬電壓。因此，當(dāng)在更新該模擬電壓時，源極驅(qū)動器10會使開關(guān)SW呈現(xiàn)斷路狀態(tài)，直到預(yù)備驅(qū)動數(shù)據(jù)線DL時，才會使開關(guān)SW開啟(turned on),以將更新后的模擬電壓輸出至相對應(yīng)數(shù)據(jù)線DL。
[0006]當(dāng)開關(guān)SW開啟時，運算放大器110的輸出端OUT經(jīng)由輸出墊片P而電性連接至數(shù)據(jù)線DL。一般來說，輸出電壓的穩(wěn)定時間主要是由相對應(yīng)數(shù)據(jù)線DL的電容負載CL0AD、開關(guān)SW的導(dǎo)通電阻值及運算放大器110的輸出電阻值所決定。然而，公知的源極驅(qū)動器為了降低功率損耗，不斷地減小輸出緩沖器輸出級的直流電流，造成運算放大器的相位邊限不斷下降，導(dǎo)致穩(wěn)定時間上升。在此情形下，輸出電壓的測試取值時間也不得不往后延長，使得測試成本不斷地提高。

【發(fā)明內(nèi)容】

[0007]本發(fā)明公開一種可提高穩(wěn)定性的輸出緩沖電路。所述輸出緩沖電路包含有運算放大器，具有輸出端；以及輸出控制單元，耦接于該運算放大器的該輸出端及電容負載之間，用來產(chǎn)生在該運算放大器的該輸出端及電容負載之間的信號輸出路徑，該信號輸出路徑具有可調(diào)整的阻抗大?。黄渲性撨\算放大器輸出時相以對該對電容負載進行充放電，使該輸出控制單元產(chǎn)生第一阻抗；以及當(dāng)該電容負載被充電至預(yù)設(shè)水平時，該輸出控制單元產(chǎn)生大于該第一阻抗的第二阻抗。
[0008]本發(fā)明另公開一種可提高穩(wěn)定性的輸出緩沖電路。所述輸出緩沖電路包含有運算放大器，具有輸出端；以及輸出控制單元，耦接于該運算放大器的該輸出端及電容負載之間，用來產(chǎn)生在該運算放大器的該輸出端及電容負載之間的信號輸出路徑，該信號輸出路徑具有可重設(shè)大小的阻抗；其中該運算放大器輸出時相以對該對電容負載進行充放電，使該輸出控制單元產(chǎn)生第一阻抗；以及在該運算放大器輸出時相開始后的預(yù)設(shè)時間，該輸出控制單元產(chǎn)生大于該第一阻抗的第二阻抗。
[0009]本發(fā)明另公開一種可提高穩(wěn)定性的輸出緩沖電路。所述輸出緩沖電路包含有運算放大器，具有輸出端；以及輸出控制單元，耦接于該運算放大器的該輸出端及電容負載之間，用來產(chǎn)生在該運算放大器的該輸出端及電容負載之間的信號輸出路徑，該信號輸出路徑具有可重設(shè)大小的阻抗；其中該運算放大器輸出時相以對該對電容負載進行充放電，使該輸出控制單兀產(chǎn)生第一阻抗；以及在該電容負載的充放電水平達到穩(wěn)態(tài)時，該輸出控制單元產(chǎn)生大于該第一阻抗的第二阻抗。
[0010]本發(fā)明的主要目的在于提供一種可提高穩(wěn)定性的輸出緩沖電路。本發(fā)明輸出緩沖電路通過控制運算放大 器的輸出路徑阻抗大小，調(diào)整運算放大器的零點位置，以縮短穩(wěn)定時間及測試時間。
[0011 ] 因此，源極驅(qū)動器的測試成本可有效地被降低，而提升其競爭力。
【專利附圖】

【附圖說明】
[0012]圖1是一個公知源極驅(qū)動器的示意圖。
[0013]圖2是圖1的源極驅(qū)動器的一個輸出緩沖電路的示意圖。
[0014]圖3是本發(fā)明實施例一個輸出緩沖電路的示意圖。
[0015]圖4為圖3的輸出緩沖電路的信號時序圖。
[0016]圖5是本發(fā)明另一實施例一個輸出緩沖電路的示意圖。
[0017]圖6為圖5的輸出緩沖電路的信號時序圖。
[0018]圖7為本發(fā)明又一實施例一個輸出緩沖電路的示意圖。
[0019]其中，附圖標(biāo)記說明如下:
[0020]10源極驅(qū)動器
[0021]11移位緩存器
[0022]12數(shù)據(jù)栓鎖器[0023]13數(shù)字模擬轉(zhuǎn)換器
[0024]14輸出緩沖器
[0025]15輸出開關(guān)
[0026]CLK頻率信號
[0027]DATA影像數(shù)據(jù)
[0028]LOAD數(shù)據(jù)加載信號
[0029]110、31、51、71運算放大器
[0030]Sff, Sffl開關(guān)
[0031]P輸出墊片
[0032]DL數(shù)據(jù)線
[0033]IN+正輸入端
[0034]IN-反輸入端
[0035]OUT輸出端
[0036]CLOAD電容負載`
[0037]30、50、70輸出緩沖電路
[0038]32、52、72輸出控制單元
[0039]PSffl ~PSW6PMOS 開關(guān)
[0040]NSffl ~NSW6NMOS 開關(guān)
[0041]OPC、OPCl ~0PC6、OPCBl ~0PCB6 控制信號
[0042]33、53、73控制信號產(chǎn)生單元
[0043]LSl~LSn水平轉(zhuǎn)換器
[0044]MUX多任務(wù)器
[0045]LG邏輯信號
[0046]GND、VDDl ~VDDn電壓水平
【具體實施方式】
[0047]請參考圖3，圖3是本發(fā)明實施例一個輸出緩沖電路30的示意圖。輸出緩沖電路30包含有運算放大器31、電容負載CLOAD及輸出控制單元32。運算放大器31具有正輸入端IN+、反輸入端IN-及輸出端OUT。正輸入端IN+用來接收模擬電壓；而輸出端OUT則耦接于反向輸入端IN-，形成負反饋回路。運算放大器31根據(jù)正輸入端IN+所接收的模擬電壓，產(chǎn)生具有相對應(yīng)水平的輸出電壓至輸出端OUT。輸出控制單元32耦接于運算放大器31的輸出端OUT及電容負載CLOAD之間，用來控制運算放大器31的輸出端OUT與電容負載CLOAD間的電性連接，以形成信號輸出路徑，并在該信號輸出路徑形成時，調(diào)整該信號輸出路徑的阻抗大小。
[0048]因此，當(dāng)運算放大器31對電容負載CLOAD進行充電時，本發(fā)明實施例可通過調(diào)整其信號輸出路徑的阻抗大小，控制運算放大器的零點位置，以提高運算放大器的相位邊限。如此一來,可使整體系統(tǒng)穩(wěn)定度提高,并有效降低穩(wěn)定時間和測試成本。
[0049]在本發(fā)明實施例中，輸出控制單元32可包含有多個輸出開關(guān)，分別用來導(dǎo)通或關(guān)閉運算放大器31的輸出端OUT與電容負載CLOAD間的電性連接，以形成該信號輸出路徑，而該信號輸出路徑的阻抗大小是由導(dǎo)通的開關(guān)數(shù)量決定。
[0050]以圖3為例，輸出控制單元32包含有兩組CMOS傳輸閘開關(guān)，分別由PMOS開關(guān)PSWl與NMOS開關(guān)NSWl，及PMOS開關(guān)PSW2與NMOS開關(guān)NSW2所組成，用以根據(jù)控制信號OPCl、0PC2及其反相信號0PCB1、0PCB2進行操作。涉及CMOS傳輸閘開關(guān)的原理及操作為本領(lǐng)域普通技術(shù)人員所熟知，在此不多加贅述。請參考圖4，圖4為圖3中輸出緩沖電路30的信號時序圖。首先，在數(shù)據(jù)加載時相，運算放大器31接收前級電路所輸出的模擬電壓。接著，當(dāng)輸出緩沖電路30欲利用運算放大器31的輸出電壓對電容負載CLOAD進行充電時(即運算放大器輸出時相)，PMOS開關(guān)PSWl、PSW2及NMOS開關(guān)NSWl、NSW2會全部開啟。此時，運算放大器31與電容負載CLOAD間的信號路徑阻抗為最小值,而使得運算放大器31可快速地對電容負載CLOAD進行充放電。當(dāng)電容負載CLOAD被充電至一預(yù)設(shè)水平時(或充電一預(yù)設(shè)時間之后)，部分CMOS傳輸閘開關(guān)會關(guān)閉，例如:開關(guān)NSW2及PSW2，以提高運算放大器31與電容負載CLOAD間信號路徑的阻抗大小。
[0051]如此一來，本發(fā)明實施例可通過調(diào)整信號輸出路徑的阻抗大小，來控制運算放大器的零點位置，以提高運算放大器的相位邊限，使整體系統(tǒng)穩(wěn)定度提高，而有效降低穩(wěn)定時間和測試成本。
[0052]另外，控制信號0PC1、0PC2及其反相信號0PCB1、0PCB2是由控制信號產(chǎn)生單元33產(chǎn)生，其在電容負載CLOAD的充放電水平達到穩(wěn)態(tài)時，例如:在電容負載CLOAD被充電至一預(yù)設(shè)水平，或在運算放大器輸出時相開始后的一預(yù)設(shè)時間，調(diào)整控制信號0PC1、0PC2及其反相信號0PCB1、0PCB2的邏輯水平，以關(guān)閉部分的CMOS傳輸閘開關(guān)。
[0053]請注意，在本發(fā)明實施例中，輸出控制單元32所包含的多個輸出開關(guān)是由CMOS傳輸閘開關(guān)實現(xiàn)，用以滿足運算放大器各種輸出電壓水平的需求。然而，在其它實施例中，每個輸出開關(guān)也可由任意形式的晶體管開關(guān)實現(xiàn)，例如PMOS開關(guān)、NMOS開關(guān)或雙載子晶體管開關(guān)等，而不限于此。
[0054]當(dāng)然，輸出控制單元32所包含的輸出開關(guān)數(shù)量也可根據(jù)實際需求進行調(diào)整，而不限于此。請參考圖5，圖5是本發(fā)明另一實施例一個輸出緩沖電路50的示意圖。相較于圖3的輸出緩沖電路30，輸出控制單元52包含有PMOS開關(guān)PSW3?PSW6及NMOS開關(guān)NSW3?NSW6所組成的四組CMOS傳輸閘開關(guān)，其分別根據(jù)控制信號0PC3?0PC6及其反相信號0PCB3?0PCB6進行操作。請參考圖6，圖6為輸出緩沖電路50的信號時序圖。類似地，在數(shù)據(jù)加載時相，運算放大器51接收前級電路所輸出的模擬電壓。接著，當(dāng)輸出緩沖電路50欲利用運算放大器51的輸出電壓對電容負載CLOAD進行充電時(即運算放大器輸出時相)，PMOS開關(guān)PSW3?PSW6及NMOS開關(guān)NSW3?NSW6會全部開啟。此時，運算放大器51與電容負載CLOAD間的信號路徑阻抗為最小值，而使得運算放大器51可對電容負載CLOAD進行快速的充放電。當(dāng)電容負載CLOAD被充電至一預(yù)設(shè)水平時(或充電一預(yù)設(shè)時間之后)，CMOS傳輸閘開關(guān)則分時分段依序關(guān)閉，以逐漸地提高運算放大器51與電容負載CLOAD間信號路徑的阻抗大小。
[0055]如此一來，在部分輸出開關(guān)依序關(guān)閉的過程中，運算放大器的輸出路徑上所看到的阻抗會比輸出開關(guān)全數(shù)開啟時來得大，而可增加運算放大器相位邊限，使整體系統(tǒng)穩(wěn)定度提高，有效降低穩(wěn)定時間和降低測試成本。
[0056]另一方面，請參考圖7，圖7為本發(fā)明又一實施例一個輸出緩沖電路70的示意圖。輸出緩沖電路70包含有運算放大器71、電容負載CLOAD及輸出控制單元72。相較于上述實施例，輸出控制單元72僅包含輸出開關(guān)SW1，用來根據(jù)控制信號0PC，導(dǎo)通或關(guān)閉運算放大器71的輸出端OUT與電容負載CLOAD間的電性連接，以形成信號輸出路徑。其中，控制信號OPC是由控制信號產(chǎn)生單元73產(chǎn)生，其在電容負載CLOAD的充放電水平達到穩(wěn)態(tài)時，例如:在電容負載CLOAD被充電至一預(yù)設(shè)水平，或在運算放大器輸出時相開始后的一預(yù)設(shè)時間，調(diào)整控制信號OPC的電壓水平，以控制輸出開關(guān)SWl的導(dǎo)通程度。如此一來，本發(fā)明實施例可通過輸出開關(guān)SWl的導(dǎo)通程度來調(diào)整運算放大器71的信號輸出路徑的阻抗大小。
[0057]也就是說，當(dāng)輸出緩沖電路70欲利用運算放大器71的輸出電壓對電容負載CLOAD進行充電時，輸出開關(guān)SWl會完全導(dǎo)通，此時，運算放大器71與電容負載CLOAD間的信號路徑阻抗為最小值，而使得運算放大器71可快速地對電容負載CLOAD進行充放電。當(dāng)電容負載CLOAD被充電至穩(wěn)態(tài)時,例如達到一預(yù)設(shè)水平,或充電一預(yù)設(shè)時間之后,輸出開關(guān)SWl會根據(jù)控制信號OPC的水平變化，切換至不完全導(dǎo)通狀態(tài)，以提高運算放大器71與電容負載CLOAD間信號路徑的阻抗大小。
[0058]一般來說，輸出開關(guān)的控制信號產(chǎn)生自低壓的邏輯電路，因此需要經(jīng)過水平轉(zhuǎn)換器(Level Shifter)，來達到高壓組件的水平，以控制輸出開關(guān)的開啟或關(guān)閉。在本實施例中，控制信號產(chǎn)生單元73包含有水平轉(zhuǎn)換器LSl~LSn及多任務(wù)器MUX。水平轉(zhuǎn)換器LSl~LSn用來根據(jù)邏輯信號LG，產(chǎn)生供應(yīng)電壓水平VDDl~VDDn。多任務(wù)器MUX耦接于水平轉(zhuǎn)換器LSl~LSn，則用來根據(jù)電容負載CLOAD的充放電水平，切換輸出供應(yīng)電壓水平VDDl~VDDn,以產(chǎn)生輸出開關(guān)SWl的控制信號0PC。其中，供應(yīng)電壓水平VDDl~VDDn的關(guān)系為VDD1>VDD2>…>VDDn>GND。
[0059]在本發(fā)明實施例中，輸出開關(guān)SWl會在控制信號OPC的水平為VDDl時完全導(dǎo)通，而在控制信號OPC的水平為GND時完全關(guān)閉。由于輸出開關(guān)SWl是由CMOS傳輸閘實現(xiàn)，因此，當(dāng)控制信號OPC的水平低于供應(yīng)電壓水平VDDl時，由CMOS組件的導(dǎo)通特性可以得知，此時輸出開關(guān)SWl的 阻抗值將高于輸出開關(guān)SWl完全導(dǎo)通時的阻抗值。此一阻抗值的提高將會影響運算放大器的零點產(chǎn)生位置，而改善運算放大器的相位邊限，并縮短輸出緩沖電路的穩(wěn)定時間。
[0060]簡言之，本發(fā)明實施例是通過改變輸出開關(guān)的晶體管閘極端電壓，控制運算放大器的輸出路徑阻抗大小，以縮短輸出緩沖電路的穩(wěn)定時間。當(dāng)然，此實施例的精神并不局限于所列示圖中，任何通過調(diào)整信號輸出路徑的阻抗大小而改善穩(wěn)定性的輸出緩沖電路，皆屬本發(fā)明的范圍。
[0061]綜上所述，本發(fā)明輸出緩沖電路通過控制運算放大器的輸出路徑阻抗大小，調(diào)整運算放大器的零點位置，以縮短穩(wěn)定時間及測試時間。因此，源極驅(qū)動器的測試成本可有效地被降低，而提升其競爭力。
[0062]以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
【權(quán)利要求】
1.一種可提高穩(wěn)定性的輸出緩沖電路，其特征在于，包含有: 運算放大器，具有輸出端；以及 輸出控制單元，耦接于該運算放大器的該輸出端及電容負載之間，用來產(chǎn)生在該運算放大器的該輸出端及電容負載之間的信號輸出路徑，該信號輸出路徑具有可調(diào)整的阻抗大??；其中該運算放大器輸出時相以對該對電容負載進行充放電，使該輸出控制單兀產(chǎn)生第一阻抗；以及當(dāng)該電容負載被充電至預(yù)設(shè)水平時，該輸出控制單元產(chǎn)生大于該第一阻抗的第二阻抗。
2.如權(quán)利要求1所述的輸出緩沖器電路，其特征在于，應(yīng)用于顯示器驅(qū)動電路。
3.如權(quán)利要求2所述的輸出緩沖器電路，其特征在于，該顯示器驅(qū)動電路是源極驅(qū)動器。
4.如權(quán)利要求1所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有多個輸出開關(guān)，該多個輸出開關(guān)中導(dǎo)通的開關(guān)數(shù)量決定該信號輸出路徑的阻抗大小。
5.如權(quán)利要求4所述的輸出緩沖器電路，其特征在于，該多個輸出開關(guān)在該運算放大器開始輸出時相時全部開啟，并在偵測到該電容負載被充電至該預(yù)設(shè)水平時部分關(guān)閉，以提高該信號輸出路徑的阻抗大小。
6.如權(quán)利要求5所述的輸出緩沖器電路，其特征在于，部分關(guān)閉的該輸出開關(guān)在偵測到該電容負載被充電至該預(yù)設(shè)水平時分時分段依序關(guān)閉，以逐漸地提高該信號輸出路徑的阻抗大小。
7.如權(quán)利要求4所述的輸出緩沖器電路，其特征在于，該多個輸出開關(guān)的每個輸出開關(guān)是由PMOS開關(guān)、NMOS開關(guān)或CMOS傳輸閘實現(xiàn)。`
8.如權(quán)利要求4所述的輸出緩沖器電路，其特征在于，還包含有控制信號產(chǎn)生單元，耦接于該多個輸出開關(guān)，用來偵測該電容負載的充放電水平，以及產(chǎn)生該多個輸出開關(guān)的控制信號，以根據(jù)該電容負載的充放電水平，控制該多個輸出開關(guān)中導(dǎo)通的開關(guān)數(shù)量。
9.如權(quán)利要求4所述的輸出緩沖器電路，其特征在于，該輸出控制單元在偵測到該電容負載被充電至該預(yù)設(shè)水平后，逐漸地提高該信號輸出路徑的阻抗大小。
10.如權(quán)利要求1所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有輸出開關(guān)，用來導(dǎo)通或關(guān)閉該運算放大器的該輸出端與該電容負載間的電性連接，以形成該信號輸出路徑；其中，該輸出開關(guān)的導(dǎo)通程度決定該信號輸出路徑的阻抗大小。
11.如權(quán)利要求10所述的輸出緩沖器電路，其特征在于，還包含有控制信號產(chǎn)生單元，耦接于該輸出開關(guān)，用來偵測該電容負載的充放電水平，以及產(chǎn)生該輸出開關(guān)的控制信號，以控制該輸出開關(guān)的導(dǎo)通程度。
12.如權(quán)利要求11所述的輸出緩沖器電路，其特征在于，該控制信號產(chǎn)生單元包含有: 多個水平轉(zhuǎn)換器，用來根據(jù)邏輯信號，分別產(chǎn)生多個供應(yīng)電壓水平；以及 多任務(wù)器，耦接于該多個水平轉(zhuǎn)換器，用來切換輸出該多個供應(yīng)電壓水平，以產(chǎn)生該控制信號。
13.如權(quán)利要求10所述的輸出緩沖器電路，其特征在于，該輸出開關(guān)在該運算放大器開始輸出時相時完全導(dǎo)通，并在偵測到該電容負載被充電至該預(yù)設(shè)水平時部分關(guān)閉，以提高該信號輸出路徑的阻抗大小。
14.如權(quán)利要求13所述的輸出緩沖器電路，其特征在于，部分關(guān)閉的該輸出開關(guān)在偵測到該電容負載被充電至該預(yù)設(shè)水平時分時分段關(guān)閉，以逐漸地提高該信號輸出路徑的阻抗大小。
15.一種可提高穩(wěn)定性的輸出緩沖電路，其特征在于，包含有: 運算放大器，具有輸出端；以及 輸出控制單元，耦接于該運算放大器的該輸出端及電容負載之間，用來產(chǎn)生在該運算放大器的該輸出端及電容負載之間的信號輸出路徑，該信號輸出路徑具有可重設(shè)大小的阻抗；其中該運算放大器輸出時相以對該對電容負載進行充放電，使該輸出控制單兀產(chǎn)生第一阻抗；以及在該運算放大器輸出時相開始后的預(yù)設(shè)時間，該輸出控制單元產(chǎn)生大于該第一阻抗的第二阻抗。
16.如權(quán)利要求15所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有多個輸出開關(guān)，該多個輸出開關(guān)中導(dǎo)通的開關(guān)數(shù)量決定該信號輸出路徑的阻抗大小。
17.如權(quán)利要求15所述的輸出緩沖器電路，其特征在于，該多個輸出開關(guān)在該運算放大器開始輸出時相時全部開啟，并在偵測到該運算放大器輸出時相開始后的該預(yù)設(shè)時間時部分關(guān)閉，以提高該信號輸出路徑的阻抗大小。
18.如權(quán)利要求17所述的輸出緩沖器電路，其特征在于，部分關(guān)閉的該輸出開關(guān)在偵測到該運算放大器輸出時相開始后的該預(yù)設(shè)時間時分時分段依序關(guān)閉，以逐漸地提高該信號輸出路徑的阻抗大小。
19.如權(quán)利要求15所述的輸出緩沖器電路,其特征在于,該多個輸出開關(guān)的每個輸出開關(guān)是由PMOS開關(guān)、NMOS開關(guān)或CMOS傳輸閘實現(xiàn)。
20.如權(quán)利要求15所 述的輸出緩沖器電路，其特征在于，還包含有控制信號產(chǎn)生單元，耦接于該多個輸出開關(guān)，用來偵測該運算放大器輸出時相開始后的該預(yù)設(shè)時間，以及產(chǎn)生該多個輸出開關(guān)的控制信號，以根據(jù)該運算放大器輸出時相開始后的該預(yù)設(shè)時間，控制該多個輸出開關(guān)中導(dǎo)通的開關(guān)數(shù)量。
21.如權(quán)利要求15所述的輸出緩沖器電路，其特征在于，應(yīng)用于顯示器驅(qū)動電路。
22.如權(quán)利要求21所述的輸出緩沖器電路，其特征在于，該顯示器驅(qū)動電路是源極驅(qū)動器。
23.如權(quán)利要求15所述的輸出緩沖器電路，其特征在于，該輸出控制單元在偵測到該運算放大器輸出時相開始后的該預(yù)設(shè)時間后，逐漸地提高該信號輸出路徑的阻抗大小。
24.如權(quán)利要求15所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有輸出開關(guān)，用來導(dǎo)通或關(guān)閉該運算放大器的該輸出端與該電容負載間的電性連接，以形成該信號輸出路徑；其中，該輸出開關(guān)的導(dǎo)通程度決定該信號輸出路徑的阻抗大小。
25.如權(quán)利要求24所述的輸出緩沖器電路，其特征在于，還包含有控制信號產(chǎn)生單元，耦接于該輸出開關(guān)，用來偵測該電容負載的充放電水平，以及產(chǎn)生該輸出開關(guān)的控制信號，以控制該輸出開關(guān)的導(dǎo)通程度。
26.如權(quán)利要求25所述的輸出緩沖器電路，其特征在于，該控制信號產(chǎn)生單元包含有: 多個水平轉(zhuǎn)換器，用來根據(jù)邏輯信號，分別產(chǎn)生多個供應(yīng)電壓水平；以及 多任務(wù)器，耦接于該多個水平轉(zhuǎn)換器，用來切換輸出該多個供應(yīng)電壓水平，以產(chǎn)生該控制信號。
27.如權(quán)利要求15所述的輸出緩沖器電路，其特征在于，該輸出開關(guān)在該運算放大器開始輸出時相時完全導(dǎo)通，并在偵測到該電容負載被充電至該預(yù)設(shè)水平時部分關(guān)閉，以提高該信號輸出路徑的阻抗大小。
28.如權(quán)利要求27所述的輸出緩沖器電路，其特征在于，部分關(guān)閉的該輸出開關(guān)在偵測到該電容負載被充電至該預(yù)設(shè)水平時分時分段關(guān)閉，以逐漸地提高該信號輸出路徑的阻抗大小。
29.一種可提高穩(wěn)定性的輸出緩沖電路，其特征在于，包含有: 運算放大器，具有輸出端；以及 輸出控制單元，耦接于該運算放大器的該輸出端及電容負載之間，用來產(chǎn)生在該運算放大器的該輸出端及電容負載之間的信號輸出路徑，該信號輸出路徑具有可重設(shè)大小的阻抗；其中該運算放大器輸出時相以對該對電容負載進行充放電，使該輸出控制單兀產(chǎn)生第一阻抗；以及在該電容負載的充放電水平達到穩(wěn)態(tài)時，該輸出控制單兀產(chǎn)生大于該第一阻抗的第二阻抗。
30.如權(quán)利要求29所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有多個輸出開關(guān)，該多個輸出開關(guān)中導(dǎo)通的開關(guān)數(shù)量決定該信號輸出路徑的阻抗大小。
31.如權(quán)利要求30所述的輸出緩沖器電路，其特征在于，該多個輸出開關(guān)在該運算放大器開始輸出時相時全部開啟，并在該電容負載的充放電水平達到穩(wěn)態(tài)后分時分段依序關(guān)閉，以逐漸地提高該信號輸出路徑的阻抗大小。
32.如權(quán)利要求29所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有輸出開關(guān)，用來導(dǎo)通或關(guān)閉該運算放大器的該輸出端與該電容負載間的電性連接，以形成該信號輸出路徑；其中，該輸出開關(guān)的導(dǎo)通程度決定該信號輸出路徑的阻抗大小。
33.如權(quán)利要求32所述的輸出緩沖器電路，其特征在于，該輸出開關(guān)在該運算放大器開始輸出時相時完全導(dǎo)通，并在偵測到`該電容負載的充放電水平達到穩(wěn)態(tài)后部分關(guān)閉，以逐漸地提高該信號輸出路徑的阻抗大小。
【文檔編號】G09G3/20GK103856202SQ201410091393
【公開日】2014年6月11日 申請日期:2010年3月4日 優(yōu)先權(quán)日:2010年3月4日
【發(fā)明者】許筱妊, 陳季廷, 郭耀鴻 申請人:聯(lián)詠科技股份有限公司