專利名稱：一種三線串行外設(shè)接口的開關(guān)矩陣控制電路的制作方法
技術(shù)領(lǐng)域：
本申請涉及微波矩陣開關(guān)總線設(shè)計技術(shù)領(lǐng)域，更具體的說，涉及一種三線串行外設(shè)接口的開關(guān)矩陣控制電路。
背景技術(shù)：
開關(guān)矩陣是將多路輸入設(shè)備輸入的射頻信號進行組合和分配，并將可用的射頻信號在同一時間進行多路輸出的設(shè)備。常用的開關(guān)矩陣通過PIN (positive-1ntrinsicnegative，在P和N半導(dǎo)體材料之間加入一薄層低摻雜的本征半導(dǎo)體層)驅(qū)動器進行電流驅(qū)動，而PIN驅(qū)動器又是由TTL (Transistor Transistor Logic,晶體管-晶體管邏輯電平)進行控制，因此，開關(guān)矩陣電路需要的PIN驅(qū)動器的路數(shù)決定了 TTL的路數(shù)。對于不同的開關(guān)矩陣電路，其中需要不同路數(shù)的PIN驅(qū)動器。目前，存在兩種比較常用的開關(guān)矩陣控制方式，包括并行控制方式和異步串行接口 RS (Recommended Standard,推薦標(biāo)準(zhǔn))232的控制方式。以控制為例對兩種開關(guān)矩陣控制方式進行說明。其中并行控制方式的具體工作原理為，上位控制電路提供72根TTL控制線，分別連接到12X6G開關(guān)矩陣電路的72路PIN驅(qū)動器，實現(xiàn)直接對12X6G開關(guān)矩陣電路的控制。但是，這種并行控制方式需要的控制線太多，不便于將采用并行控制方式的上位控制電路裝配在尺寸要求較高的電路中，且上位控制電路不能提供出大量的控制線。異步串行接口 RS232的控制方式具體工作原理為，開關(guān)矩陣電路通過異步串行接口 RS232與上位控制電路連接。其中，上位控制電路與異步串行接口 RS232僅連接接收線、發(fā)送線和地線三根控制線，大大減少了控制線的數(shù)量。但開關(guān)矩陣電路需要對RS232串口通訊協(xié)議進行解析，解析成功后輸出所需要的72位TTL控制信號，再將72位控制信號連接到PIN驅(qū)動器，實現(xiàn)對開關(guān)矩陣的控制。因此，開關(guān)矩陣電路需要增加單片機或者FPGA(Field — Programmable Gate Array,現(xiàn)場可編程門陣列)等控制電路對RS232串口通訊協(xié)議進行解析，并且需要增加軟件設(shè)計部分，對于可靠性要求高的產(chǎn)品進行設(shè)計和測試，都相應(yīng)增加了很大的技術(shù)難度。

實用新型內(nèi)容針對上述問題，本申請?zhí)峁┮环N三線串行外設(shè)接口的開關(guān)矩陣控制電路，以解決現(xiàn)有技術(shù)中采用并行控制方式需要的控制線太多，不便于裝配在尺寸要求較高的電路中，同時上位控制電路不能提供出大量的控制線的問題，以及采用異步串行接口 RS232的控制方式需要增加單片機或者FPGA等控制電路對RS232串口通訊協(xié)議進行解析，并且需要增加軟件設(shè)計部分，對于可靠性要求高的產(chǎn)品進行設(shè)計和測試，都相應(yīng)增加了很大的技術(shù)難度的問題。技術(shù)方案如下本申請?zhí)峁┮环N三線串行外設(shè)接口的開關(guān)矩陣控制電路，包括上位控制電路和在普通二極管的P和N半導(dǎo)體材料之間加入一薄層低摻雜的本征半導(dǎo)體層的PIN驅(qū)動器，還包括輸入端與所述上位控制電路的發(fā)送端ロ連接，輸出端與所述PIN驅(qū)動器的輸入端連接的移位寄存器組；其中，所述上位控制電路的發(fā)送端ロ包括串行數(shù)據(jù)信號發(fā)送端ロ、時鐘信號發(fā)送端口和置位信號發(fā)送端ロ ；所述移位寄存器組包括至少ー個移位寄存器；所述移位寄存器組的輸入端包括各個移位寄存器的串行數(shù)據(jù)輸入端、各個移位寄存器的移位寄存器時鐘脈沖輸入端和各個移位寄存器的存儲寄存器時鐘脈沖輸入端；所述移位寄存器組的輸出端包括各個移位寄存器的串行數(shù)據(jù)輸出端和各個移位寄存器的并行數(shù)據(jù)輸出端；其中，所述各個移位寄存器的移位寄存器時鐘脈沖輸入端通過時鐘線與所述時鐘信號發(fā)送端ロ連接；所述各個移位寄存器的存儲寄存器時鐘脈沖輸入端通過置位線與置位信號發(fā)送端ロ連接；所述移位寄存器組中的第一個移位寄存器的串行數(shù)據(jù)輸入端通過數(shù)據(jù)線與所述串行數(shù)據(jù)信號發(fā)送端ロ連接；所述移位寄存器組中的其他移位寄存器的串行數(shù)據(jù)輸入端連接與其相鄰的上ー個移位寄存器的串行數(shù)據(jù)輸出端；所述各個移位寄存器的并行數(shù)據(jù)輸出端與所述PIN驅(qū)動器的輸入端連接。優(yōu)選地，所述移位寄存器包括型號為54HC595的移位寄存器。優(yōu)選地，所述PIN驅(qū)動器包括型號為JLQ-22的驅(qū)動器。優(yōu)選地，所述PIN驅(qū)動器包括4路輸入端和4路輸出端，其中，所述PIN驅(qū)動器的4路輸入端分別與移位寄存器的4路并行數(shù)據(jù)輸出端連接。優(yōu)選地，還包括與所述上位控制電路的串行數(shù)據(jù)信號發(fā)送端ロ相連接的第一發(fā)送電路；與所述上位控制電路的時鐘信號發(fā)送端ロ相連接的第二發(fā)送電路；與所述上位控制電路的置位信號發(fā)送端ロ相連接的第三發(fā)送電路；與所述第一發(fā)送電路的輸出端相連接的第一接收電路；與所述第二發(fā)送電路的輸出端相連接的第二接收電路；與所述第三發(fā)送電路的輸出端相連接的第三接收電路；其中，所述第一接收電路的輸出端連接所述移位寄存器組中的第一個移位寄存器的串行數(shù)據(jù)輸入端；所述第二接收電路的輸出端連接所述移位寄存器組中的各個移位寄存器的移位寄存器時鐘脈沖輸入端；所述第三接收電路的輸出端連接所述移位寄存器組中的各個移位寄存器的存儲寄存器時鐘脈沖輸入端；所述第一發(fā)送電路、所述第二發(fā)送電路和所述第三發(fā)送電路為三個結(jié)構(gòu)相同的發(fā)送電路；所述第一接收電路、所述第二接收電路和所述第三接收電路為三個結(jié)構(gòu)相同的接收電路。應(yīng)用上述技術(shù)方案，本申請?zhí)峁┑娜€串行外設(shè)接ロ的開關(guān)矩陣控制電路中移位寄存器組中的各個移位寄存器與上位控制電路的連接只需要數(shù)據(jù)線、置位線和時鐘線三根控制線，大大減少了控制線的數(shù)量，節(jié)省了上位控制電路輸出口資源。同時，本申請中的各個移位寄存器的并行數(shù)據(jù)輸出端與PIN驅(qū)動器的輸入端連接，即各個移位寄存器直接輸出控制信號至PIN驅(qū)動器，不需要増加單片機或者FPGA等控制電路，不需要增加軟件設(shè)計部分，減少了產(chǎn)品的設(shè)計和測試難度，對于產(chǎn)品來說，器件的可靠性便于保證。

為了更清楚地說明本申請實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的ー些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的結(jié)構(gòu)示意圖；圖2為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路中移位寄存器的結(jié)構(gòu)不意圖；圖3為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的另ー種結(jié)構(gòu)示意圖；圖4為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路中PIN驅(qū)動器的結(jié)構(gòu)示意圖；圖5為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的再一種結(jié)構(gòu)示意圖；圖6為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的再一種結(jié)構(gòu)示意圖；圖7為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的信號發(fā)送示意圖；圖8為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的發(fā)送電路的結(jié)構(gòu)示意圖；圖9為本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的接收電路的結(jié)構(gòu)示意圖。
具體實施方式下面將結(jié)合本申請實施例中的附圖,對本申請實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本申請一部分實施例，而不是全部的實施例?；诒旧暾堉械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本申請保護的范圍。本申請中，移位寄存器組中移位寄存器的數(shù)量可以根據(jù)開關(guān)矩陣電路需要的PIN驅(qū)動器的路數(shù)來設(shè)置。在以下實施例的介紹中，基于本申請的主要思想，對需要不同PIN驅(qū)動器路數(shù)的開關(guān)矩陣電路作詳細(xì)描述。一個實施例請參見圖1，其示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的結(jié)構(gòu)示意圖，包括上位控制電路100、移位寄存器組200和PIN驅(qū)動器300。[0045]其中，移位寄存器組200的輸入端與上位控制電路100的發(fā)送端ロ連接，輸出端與PIN驅(qū)動器300的輸入端連接。移位寄存器組200包括至少ー個移位寄存器201。在本實施例中，移位寄存器201可以為型號為54HC595的移位寄存器。具體地，請參閱圖2，其示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路中移位寄存器的結(jié)構(gòu)示意圖。其中，移位寄存器201包括16位引腳，引腳I至7即Ql至Q7,引腳15即Q0, QO至Q7為移位寄存器201的8位并行數(shù)據(jù)輸出端；引腳8即GND為連接地線的端ロ ；引腳9即Q’7為串行數(shù)據(jù)輸出端，可與相鄰的下ー個移位寄存器201的引腳14連接，實現(xiàn)與下ー個移位寄存器201的級聯(lián)。需要說明的是，移位寄存器201之間的級聯(lián)即將輸入的串行數(shù)據(jù)擴展到不只8位的并行數(shù)據(jù)輸出的轉(zhuǎn)換。ー個移位寄存器201包括8位并行數(shù)據(jù)輸出端，多個移位寄存器201的級聯(lián)即包括了多個8位并行數(shù)據(jù)輸出端，也就是實現(xiàn)了串行數(shù)據(jù)擴展到更多個8位并行數(shù)據(jù)輸出的轉(zhuǎn)換。引腳10即/SCLR為移位寄存器201的清零端，且為低電平有效，在使用過程中可以將引腳10即/SCLR與引腳16即VCC連接，引腳16即VCC為連接外部電源電壓的端ロ。引腳11即SCK為移位寄存器時鐘脈沖輸入端，在輸入的時鐘脈沖信號處于上升沿時，移位寄存器201對輸入的串行數(shù)據(jù)進行采數(shù)保存。需要說明的是，串行數(shù)據(jù)是按低位最先進入，高位最后進入的原則進行輸入，采數(shù)即在輸入的時鐘脈沖信號處于上升沿時，將當(dāng)前串行數(shù)據(jù)的一位數(shù)據(jù)進行保存。引腳12即RCK為存儲寄存器時鐘脈沖輸入端，在輸入的置位脈沖信號處于上升沿時，將當(dāng)前移位寄存器201內(nèi)保存的所有串行數(shù)據(jù)對應(yīng)移位寄存器201的輸出端，并在對應(yīng)的移位寄存器201的輸出端進行鎖存。引腳13即/G為移位寄存器201的使能端，且為低電平有效，在引腳13即/G接低電平時允許移位寄存器201內(nèi)數(shù)據(jù)進行輸出。引腳14即SER為移位寄存器201的串行數(shù)據(jù)輸入端，通過引腳14即SER將外部輸入的串行數(shù)據(jù)進行接收。上位控制電路100的發(fā)送端ロ包括串行數(shù)據(jù)信號發(fā)送端ロ 101、時鐘信號發(fā)送端ロ 102和置位信號發(fā)送端ロ 103。需要說明的是，在本實施例中，移位寄存器組200中移位寄存器201的個數(shù)由開關(guān)矩陣電路中需要的PIN驅(qū)動器的路數(shù)決定，對于需要ー個或兩個PIN驅(qū)動器的開關(guān)矩陣電路，移位寄存器組200中的ー個移位寄存器組201即可滿足連接該開關(guān)矩陣電路中PIN驅(qū)動器，請參閱圖3，其示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的另一種結(jié)構(gòu)不意圖，移位寄存器組200中只包括ー個移位寄存器201,其中，移位寄存器201的引腳11即SCK移位寄存器時鐘脈沖輸入端通過時鐘線與上位控制電路100的時鐘信號發(fā)送端ロ 102連接。移位寄存器201的引腳12即RCK存儲寄存器時鐘脈沖輸入端通過置位線與上位控制電路100的置位信號發(fā)送端ロ 103連接。移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端通過數(shù)據(jù)線與上位控制電路100的串行數(shù)據(jù)信號發(fā)送端ロ 101連接。[0060]移位寄存器201的引腳I至7即Ql至Q7，引腳15即Q0，8位并行數(shù)據(jù)輸出端與PIN驅(qū)動器300的輸入端連接。特別地，在本實施例中，PIN驅(qū)動器300可以選擇型號為JLQ-22的驅(qū)動器，其包括4路輸入端和4路輸出端。請參閱圖4，其示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路中PIN驅(qū)動器的結(jié)構(gòu)示意圖。其中，PIN驅(qū)動器300包括14位引腳，引腳1、4、6和7即OUTl至0UT4為PIN驅(qū)動器300的4路輸出端；引腳2、8和14即NC為不需連接的端ロ ；引腳3即VCC為連接外部電源電壓的端ロ ；引腳5即VEE為連接外部負(fù)電壓的端ロ。引腳9、10、12和13即INl至IN4為PIN驅(qū)動器300的4路輸入端；引腳IlGND為連接地線的端ロ。在本實施例中，依次順序選取移位寄存器201中的4路并行數(shù)據(jù)輸出端QO至Q3分別對應(yīng)連接PIN驅(qū)動器300的4路輸入端INl至IN4。因此，ー個移位寄存器201可以輸出8路并行數(shù)據(jù)，即可以連接兩個PIN驅(qū)動器300。在只需要連接ー個或兩個PIN驅(qū)動器300的開關(guān)矩陣電路中，移位寄存器組200中只包括ー個移位寄存器201即可滿足要求。當(dāng)然，在需要連接多個PIN驅(qū)動器300的開關(guān)矩陣電路中，相應(yīng)的移位寄存器組200包括多個移位寄存器201，請結(jié)合圖5和圖6，其中圖5示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的再一種結(jié)構(gòu)示意圖，其主要描述了移位寄存器組200中各個移位寄存器201的連接關(guān)系。圖6示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的再一種結(jié)構(gòu)示意圖，其主要描述了移位寄存器組200中的移位寄存器201與PIN驅(qū)動器300的連接關(guān)系。具體地，移位寄存器組200中各個移位寄存器201的引腳11即SCK移位寄存器時鐘脈沖輸入端通過時鐘線與上位控制電路100的時鐘信號發(fā)送端ロ 102連接。移位寄存器組200中各個移位寄存器201的引腳12即RCK存儲寄存器時鐘脈沖輸入端通過置位線與上位控制電路100的置位信號發(fā)送端ロ 103連接。移位寄存器組200中第一個移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端通過數(shù)據(jù)線與上位控制電路的串行數(shù)據(jù)信號發(fā)送端ロ 101連接。移位寄存器組200中其他移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端連接與其相鄰的上ー個移位寄存器201的引腳9即Q’ 7串行數(shù)據(jù)輸出端。移位寄存器組200中各個移位寄存器201的引腳15即Q0、引腳I至7即Ql至Q7，8位并行數(shù)據(jù)輸出端中，QO至Q3依次順序?qū)?yīng)連接ー個PIN驅(qū)動器300的輸入端INl至IN4，Q4至Q7依次順序?qū)?yīng)連接ー個PIN驅(qū)動器300的輸入端INl至IN4。在本實施例中，上位控制電路100的發(fā)送端ロ包括串行數(shù)據(jù)信號發(fā)送端ロ 101、時鐘信號發(fā)送端ロ 102和置位信號發(fā)送端ロ 103。其中，上位控制電路100的串行數(shù)據(jù)信號發(fā)送端ロ 101通過數(shù)據(jù)線與移位寄存器組200中第一個移位寄存器201實現(xiàn)連接，將串行數(shù)據(jù)信號傳輸至移位寄存器組200。特別地，串行數(shù)據(jù)信號低位最先進入，高位最后進入。上位控制電路100的時鐘信號發(fā)送端ロ 102通過時鐘線實現(xiàn)與移位寄存器組200中各個移位寄存器201的移位寄存器時鐘脈沖輸入端連接，將時鐘脈沖信號傳輸至移位寄存器組200。特別地，時鐘脈沖信號頻率為1MHz，在時鐘脈沖信號處于上升沿時，移位寄存器組200中的移位寄存器201對輸入的串行數(shù)據(jù)進行采數(shù)，將采集到的數(shù)據(jù)保存在移位寄存器201中。當(dāng)時鐘脈沖信號又一次處于上升沿時，對輸入的串行數(shù)據(jù)進行又一次采數(shù)，同時將采集到的數(shù)據(jù)也保存在移位寄存器201中。其中，每當(dāng)時鐘脈沖信號處于上升沿時，即對輸入的串行數(shù)據(jù)進行一次采數(shù)，同時將采集的數(shù)據(jù)保存在移位寄存器201中。在本實施例中，移位寄存器201共有8位并行數(shù)據(jù)輸出端ロ，每個移位寄存器201每次采集保存的數(shù)據(jù)都會對應(yīng)移位寄存器201中的ー個并行數(shù)據(jù)輸出端ロ。具體地，第一次采集保存的數(shù)據(jù)對應(yīng)移位寄存器201的第一個并行數(shù)據(jù)輸出端ロ即引腳Q0，第二次采集保存的數(shù)據(jù)會將第一次采集保存的數(shù)據(jù)移位至對應(yīng)移位寄存器201的第二個并行數(shù)據(jù)輸出端ロ即引腳Q1，同時第二次采集保存的數(shù)據(jù)對應(yīng)移位寄存器201的第一個并行數(shù)據(jù)輸出端ロ即引腳Q0，第三次采集保存的數(shù)據(jù)會將第一次采集保存的數(shù)據(jù)移位至對應(yīng)移位寄存器201的第三個并行數(shù)據(jù)輸出端ロ即引腳Q2，將第二次采集保存的數(shù)據(jù)移位至對應(yīng)移位寄存器201的第二個并行數(shù)據(jù)輸出端ロ即引腳Q1，同時第三次采集保存的數(shù)據(jù)對應(yīng)移位寄存器201的第一個并行數(shù)據(jù)輸出端ロ即引腳Q0。以此形式，每采集保存一次數(shù)據(jù)，將之前采集保存的數(shù)據(jù)進行一次移位。ー個移位寄存器201包括8位并行數(shù)據(jù)輸出端，因此ー個移位寄存器201最多只能采集保存8次數(shù)據(jù)。當(dāng)ー個移位寄存器201已經(jīng)采集保存了 8次數(shù)據(jù)，而需要移位寄存器201再一次采集保存數(shù)據(jù)，此時ー個移位寄存器201已不能滿足需求，故而需要多個移位寄存器201進行級聯(lián)，以實現(xiàn)可以采集保存多位數(shù)據(jù)的目的。移位寄存器組200中其他移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端連接與其相鄰的上ー個移位寄存器201的引腳9即Q’ 7串行數(shù)據(jù)輸出端。具體地，第一個移位寄存器201采集保存完8次數(shù)據(jù)，進行再一次采集保存數(shù)據(jù)后，將第一個移位寄存器201第一次采集保存的數(shù)據(jù)移位至下ー個移位寄存器201中繼續(xù)保存。繼而，同上ー個移位寄存器201的移位原理一祥，第一個移位寄存器201再次采集保存一次數(shù)據(jù)，將之前采集保存的數(shù)據(jù)在下ー個移位寄存器201進行一次移位。對于在下ー個移位寄存器201中的具體的移位實現(xiàn)過程，同上ー個移位寄存器201的移位原理一祥，這里不再贅述。上位控制電路100的置位信號發(fā)送端ロ 103通過置位線實現(xiàn)與移位寄存器組200中各個移位寄存器201的存儲寄存器時鐘脈沖輸入端連接，將置位脈沖信號傳輸至移位寄存器組200。移位寄存器組200中的移位寄存器201接收上位控制電路100發(fā)送的置位脈沖信號后，在置位脈沖信號處于上升沿時，將移位寄存器組200中各個移位寄存器201中采集保存的數(shù)據(jù)，對應(yīng)每個移位寄存器201的并行數(shù)據(jù)輸出端進行鎖存、輸出，同時將之前采集保存的數(shù)據(jù)清空。需要說明的是，在本實施例中，請參閱圖7，其示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的信號發(fā)送示意圖。每個時鐘脈沖信號與串行數(shù)據(jù)中的一位對應(yīng)，置位脈沖信號延后于ー個周期內(nèi)時鐘脈沖信號中的最后ー個時鐘脈沖信號。在時鐘脈沖信號全部發(fā)送完畢后，置位脈沖信號發(fā)送至移位寄存器201，將移位寄存器201中采集保存的數(shù)據(jù)，對應(yīng)每個移位寄存器201的并行數(shù)據(jù)輸出端進行鎖存、輸出。應(yīng)用上述技術(shù)方案，本申請?zhí)峁┑娜€串行外設(shè)接ロ的開關(guān)矩陣控制電路中移位寄存器組200中的各個移位寄存器201與上位控制電路100的連接只需要數(shù)據(jù)線、置位線和時鐘線三根控制線，大大減少了控制線的數(shù)量，節(jié)省了上位控制電路100輸出口資源。同時，本申請中的各個移位寄存器201的并行數(shù)據(jù)輸出端與PIN驅(qū)動器300的輸入端連接，SP各個移位寄存器直接輸出控制信號至PIN驅(qū)動器300，不需要増加單片機或者FPGA等控制電路，不需要增加軟件設(shè)計部分，減少了產(chǎn)品的設(shè)計和測試難度，對于產(chǎn)品來說，器件的可靠性便于保證。另ー個實施例在本實施例中，以控制12X6G開關(guān)矩陣電路為例。在12X6G開關(guān)矩陣電路中，總共需要12X6=72路PIN驅(qū)動電路進行電流驅(qū)動。PIN驅(qū)動器300為型號為JLQ-22的驅(qū)動器，其包括4路輸入端，因此，12X6G開關(guān)矩陣電路一共需要連接72/4 = 18片PIN驅(qū)動器300。移位寄存器201為型號為54HC595的移位寄存器，每個移位寄存器201包括8路并行數(shù)據(jù)輸出端，即每個移位寄存器201可以提供8路PIN驅(qū)動電路，因此，12X6G開關(guān)矩陣電路一共需要72/8 = 9個移位寄存器201。 具體地，請結(jié)合圖5和圖6，其中包括移位寄存器組200和PIN驅(qū)動器300。其中，移位寄存器組200中包括9個移位寄存器201。移位寄存器組200中各個移位寄存器201的引腳11即SCK移位寄存器時鐘脈沖輸入端通過時鐘線與上位控制電路100的時鐘信號發(fā)送端ロ 102連接。移位寄存器組200中各個移位寄存器201的引腳12即RCK存儲寄存器時鐘脈沖輸入端通過置位線與上位控制電路100的置位信號發(fā)送端ロ 103連接。移位寄存器組200中第一個移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端通過數(shù)據(jù)線與上位控制電路100的串行數(shù)據(jù)信號發(fā)送端ロ 101連接。移位寄存器組200中第二個移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端與第一個移位寄存器201的引腳9即Q’ 7串行數(shù)據(jù)輸出端連接。移位寄存器組200中第三個移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端與第二個移位寄存器201的引腳9即Q’ 7串行數(shù)據(jù)輸出端連接。以此連接形式，除第一個移位寄存器201タト，移位寄存器組200中其他8個移位寄存器201的引腳14即SER串行數(shù)據(jù)輸入端連接與其相鄰的上ー個移位寄存器201的引腳9即Q’ 7串行數(shù)據(jù)輸出端。移位寄存器組200中各個移位寄存器201的引腳15和引腳I至3并行數(shù)據(jù)輸出端，依次順序?qū)?yīng)連接ー個PIN驅(qū)動器300的引腳9、10、12和13即INl至IN4的4路輸入端；移位寄存器組200中各個移位寄存器201的引腳4至7并行數(shù)據(jù)輸出端，依次順序?qū)?yīng)連接ー個PIN驅(qū)動器300的引腳9、10、12和13即INl至IN4的4路輸入端。在本實施例中，上位控制電路100的串行數(shù)據(jù)信號發(fā)送端ロ 101通過數(shù)據(jù)線與移位寄存器組200中第一個移位寄存器201實現(xiàn)連接，將上位控制電路100發(fā)送的串行數(shù)據(jù)信號傳輸至移位寄存器組200中第一個移位寄存器201中。移位寄存器組200中的各個移位寄存器201通過時鐘線實現(xiàn)與上位控制電路100的時鐘信號發(fā)送端ロ 102連接，時刻接收上位控制電路100發(fā)送的時鐘脈沖信號。其中，時鐘脈沖信號頻率為1MHz，在時鐘脈沖信號處于上升沿時，移位寄存器組200中的移位寄存器201對輸入的串行數(shù)據(jù)進行采數(shù)，將采集到的數(shù)據(jù)保存至移位寄存器201內(nèi)。對于采集保存的數(shù)據(jù)在移位寄存器組200中各個移位寄存器201中的移位原理，和與各移位寄存器201的并行數(shù)據(jù)輸出端的對應(yīng)關(guān)系，在上述實施例中已經(jīng)詳細(xì)說明，這里不再贅述。[0091]在本實施例中，一共需要72路并行數(shù)據(jù)的輸出，故而9個移位寄存器201的并行數(shù)據(jù)輸出端都被分配了數(shù)據(jù)。移位寄存器組200中的各個移位寄存器201通過置位線實現(xiàn)與上位控制電路100的置位信號發(fā)送端ロ 103連接，時刻接收上位控制電路100發(fā)送的置位脈沖信號。移位寄存器組200中的各個移位寄存器201接收置位脈沖信號后，在置位脈沖信號處于上升沿吋，將移位寄存器組200中的各個移位寄存器201中采集保存的數(shù)據(jù)，對應(yīng)每個移位寄存器201的并行數(shù)據(jù)輸出端進行鎖存、輸出，同時將之前采集保存的數(shù)據(jù)清空。此時，移位寄存器組200中的各個移位寄存器201通過并行數(shù)據(jù)輸出端將并行數(shù)據(jù)信號發(fā)送至相連接的PIN驅(qū)動器300，實現(xiàn)了對72路PIN驅(qū)動電路進行電流驅(qū)動。再一個實施例在上述實施例中，上位控制電路100包括三個發(fā)送端ロ，通過三根控制線實現(xiàn)與移位寄存器組200的連接，將串行數(shù)據(jù)信號、時鐘脈沖信號和置位脈沖信號發(fā)送至移位寄存器組200。在本實施例中，本申請在上位控制電路100和移位寄存器組200之間設(shè)置了三個結(jié)構(gòu)相同的發(fā)送電路和三個結(jié)構(gòu)相同的接收電路，即在上位控制電路100和移位寄存器組200之間的三根控制線上設(shè)置有三個結(jié)構(gòu)相同的發(fā)送電路和三個結(jié)構(gòu)相同的接收電路，不需要根據(jù)上位控制電路100發(fā)送不同的信號設(shè)計不同的發(fā)送電路和接收電路，設(shè)計簡單。其中發(fā)送電路和接收電路一一對應(yīng)，每個發(fā)送電路的輸入端連接上位控制電路100的一個發(fā)送端ロ，每個接收電路的輸出端連接移位寄存器組200的一個輸入端。在本實施例中，由于上位控制電路100發(fā)送的串行數(shù)據(jù)信號、時鐘脈沖信號和置位脈沖信號可能存在信號不穩(wěn)，脈沖電壓過低或過高的情況，使得移位寄存器組200接收上位控制電路100發(fā)送的串行數(shù)據(jù)信號、時鐘脈沖信號和置位脈沖信號吋，導(dǎo)致移位寄存器201工作不穩(wěn)定，從而減少移位寄存器201的使用壽命，甚至可能燒壞移位寄存器201。因此在本實施例中增加發(fā)送電路和接收電路對信號進行處理，以避免燒壞移位寄存器201。請結(jié)合圖8和圖9，圖8示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的發(fā)送端電路的結(jié)構(gòu)示意圖，圖9示出了本申請?zhí)峁┑囊环N三線串行外設(shè)接ロ的開關(guān)矩陣控制電路的接收電路的結(jié)構(gòu)示意圖。在上述實施例的基礎(chǔ)上，還包括第一發(fā)送電路、第二發(fā)送電路、第三發(fā)送電路、第一接收電路、第二接收電路和第三接收電路。其中，第一發(fā)送電路與上位控制電路100的串行數(shù)據(jù)信號發(fā)送端ロ 101相連接，第二發(fā)送電路與上位控制電路100的時鐘信號發(fā)送端ロ 102相連接，第三發(fā)送電路與上位控制電路100的置位信號發(fā)送端ロ 103相連接。第一接收電路與第一發(fā)送電路的輸出端相連接，第二接收電路與第二發(fā)送電路的輸出端相連接，第三接收電路與第三發(fā)送電路的輸出端相連接。第一接收電路的輸出端連接移位寄存器組200中的第一個移位寄存器201的串行數(shù)據(jù)輸入端，第二接收電路的輸出端連接移位寄存器組200中的各個移位寄存器201的移位寄存器時鐘脈沖輸入端，第三接收電路的輸出端連接移位寄存器組200中的各個移位寄存器201的存儲寄存器時鐘脈沖輸入端。同時，第一發(fā)送電路、第二發(fā)送電路和第三發(fā)送電路為三個結(jié)構(gòu)相同的發(fā)送電路，第一接收電路、第二接收電路和第三接收電路為三個結(jié)構(gòu)相同的接收電路。在本實施例中，上位控制電路100將信號發(fā)送給發(fā)送電路，經(jīng)發(fā)送電路傳輸至接收電路，最后由接收電路將信號發(fā)送至移位寄存器組200，其中，發(fā)送電路和接收電路的具體工作原理與現(xiàn)有電路相同，本實施例不再加以闡述。應(yīng)用上述技術(shù)方案，本申請在上位控制電路100和移位寄存器組200之間設(shè)置了三個結(jié)構(gòu)相同的發(fā)送電路和三個結(jié)構(gòu)相同的接收電路，將上位控制電路100中發(fā)送的串行數(shù)據(jù)信號、時鐘脈沖信號和置位脈沖信號先轉(zhuǎn)化為另ー種類型的信號進行處理，進而在轉(zhuǎn)換為移位寄存器201可接收的信號進行發(fā)送，克服了信號中脈沖電壓過低或過高的信號的干擾，保護了移位寄存器201。需要說明的是，本說明書中的各個實施例均采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。最后，還需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實體或者操作與另ー個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作 之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括ー個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。以上對本申請所提供的一種三線串行外設(shè)接ロ的開關(guān)矩陣控制電路進行了詳細(xì)介紹，本文中應(yīng)用了具體個例對本申請的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本申請的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本申請的思想，在具體實施方式
及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本申請的限制。
權(quán)利要求1.一種三線串行外設(shè)接口的開關(guān)矩陣控制電路，包括上位控制電路和在普通二極管的P和N半導(dǎo)體材料之間加入一薄層低摻雜的本征半導(dǎo)體層的PIN驅(qū)動器，其特征在于，還包括 輸入端與所述上位控制電路的發(fā)送端口連接，輸出端與所述PIN驅(qū)動器的輸入端連接的移位寄存器組；其中，所述上位控制電路的發(fā)送端口包括串行數(shù)據(jù)信號發(fā)送端口、時鐘信號發(fā)送端口和置位信號發(fā)送端口 ；所述移位寄存器組包括至少一個移位寄存器； 所述移位寄存器組的輸入端包括各個移位寄存器的串行數(shù)據(jù)輸入端、各個移位寄存器的移位寄存器時鐘脈沖輸入端和各個移位寄存器的存儲寄存器時鐘脈沖輸入端；所述移位寄存器組的輸出端包括各個移位寄存器的串行數(shù)據(jù)輸出端和各個移位寄存器的并行數(shù)據(jù)輸出端； 其中，所述各個移位寄存器的移位寄存器時鐘脈沖輸入端通過時鐘線與所述時鐘信號發(fā)送端口連接； 所述各個移位寄存器的存儲寄存器時鐘脈沖輸入端通過置位線與置位信號發(fā)送端口連接； 所述移位寄存器組中的第一個移位寄存器的串行數(shù)據(jù)輸入端通過數(shù)據(jù)線與所述串行數(shù)據(jù)信號發(fā)送端口連接；所述移位寄存器組中的其他移位寄存器的串行數(shù)據(jù)輸入端連接與其相鄰的上一個移位寄存器的串行數(shù)據(jù)輸出端； 所述各個移位寄存器的并行數(shù)據(jù)輸出端與所述PIN驅(qū)動器的輸入端連接。
2.根據(jù)權(quán)利要求1所述的開關(guān)矩陣控制電路，其特征在于，所述移位寄存器包括型號為54HC595的移位寄存器。
3.根據(jù)權(quán)利要求1所述的開關(guān)矩陣控制電路，其特征在于，所述PIN驅(qū)動器包括型號為JLQ-22的驅(qū)動器。
4.根據(jù)權(quán)利要求3所述的開關(guān)矩陣控制電路，其特征在于，所述PIN驅(qū)動器包括4路輸入端和4路輸出端，其中， 所述PIN驅(qū)動器的4路輸入端分別與移位寄存器的4路并行數(shù)據(jù)輸出端連接。
5.根據(jù)權(quán)利要求1所述的開關(guān)矩陣控制電路，其特征在于，還包括 與所述上位控制電路的串行數(shù)據(jù)信號發(fā)送端口相連接的第一發(fā)送電路； 與所述上位控制電路的時鐘信號發(fā)送端口相連接的第二發(fā)送電路； 與所述上位控制電路的置位信號發(fā)送端口相連接的第三發(fā)送電路； 與所述第一發(fā)送電路的輸出端相連接的第一接收電路； 與所述第二發(fā)送電路的輸出端相連接的第二接收電路； 與所述第三發(fā)送電路的輸出端相連接的第三接收電路；其中， 所述第一接收電路的輸出端連接所述移位寄存器組中的第一個移位寄存器的串行數(shù)據(jù)輸入端； 所述第二接收電路的輸出端連接所述移位寄存器組中的各個移位寄存器的移位寄存器時鐘脈沖輸入端； 所述第三接收電路的輸出端連接所述移位寄存器組中的各個移位寄存器的存儲寄存器時鐘脈沖輸入端； 所述第一發(fā)送電路、所述第二發(fā)送電路和所述第三發(fā)送電路為三個結(jié)構(gòu)相同的發(fā)送電路； 所述第一接收電路、所述第二接收電路和所述第三接收電路為三個結(jié)構(gòu)相同的接收電路。
專利摘要本申請公開了一種三線串行外設(shè)接口的開關(guān)矩陣控制電路，包括上位控制電路、移位寄存器組和PIN驅(qū)動器。其中，移位寄存器組包括至少一個移位寄存器。在本申請中，移位寄存器組中的各個移位寄存器與上位控制電路的連接只需要數(shù)據(jù)線、置位線和時鐘線三根控制線，大大減少了控制線的數(shù)量，節(jié)省了上位控制電路輸出口資源。同時，本申請中的各個移位寄存器的并行數(shù)據(jù)輸出端與PIN驅(qū)動器的輸入端連接，即各個移位寄存器直接輸出控制信號至PIN驅(qū)動器，不需要增加單片機或者FPGA等控制電路，不需要增加軟件設(shè)計部分，減少了產(chǎn)品的設(shè)計和測試難度，對于產(chǎn)品來說，器件的可靠性便于保證。
文檔編號G09G3/20GK202855255SQ20122049640
公開日2013年4月3日 申請日期2012年9月26日 優(yōu)先權(quán)日2012年9月26日
發(fā)明者易鍵波 申請人:成都亞光電子股份有限公司