技術(shù)編號(hào)：40603072
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及芯片設(shè)計(jì)，特別是涉及測(cè)量時(shí)鐘信號(hào)之間相位差的方法、電子設(shè)備及其存儲(chǔ)介質(zhì)。背景技術(shù)、在硬件仿真平臺(tái)系統(tǒng)中，多個(gè)全局時(shí)鐘信號(hào)通常由一個(gè)或多個(gè)鎖相環(huán)(pll)產(chǎn)生，并分發(fā)至不同的fpga。這些全局時(shí)鐘信號(hào)對(duì)系統(tǒng)的整體同步至關(guān)重要，尤其是在復(fù)雜的多fpga系統(tǒng)中。然而，由于系統(tǒng)的可變性和可擴(kuò)展性，不同的時(shí)鐘信號(hào)到達(dá)各個(gè)fpga時(shí)可能會(huì)經(jīng)歷不同的延遲。這種延遲的不確定性增加了時(shí)序分析的難度，特別是在同步時(shí)鐘源輸出的場(chǎng)景下。為了實(shí)現(xiàn)更加精確的時(shí)序分析，必須對(duì)這些同步時(shí)鐘源輸出的時(shí)鐘信號(hào)進(jìn)行深入研...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。
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