專利名稱:一種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于校驗(yàn)裝置，具體涉及ー種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置。
背景技術(shù)：
反應(yīng)堆棒位指示裝置是反應(yīng)堆啟動(dòng)、運(yùn)行、停堆控制的重要監(jiān)視設(shè)備，直接影響到反應(yīng)堆運(yùn)行的可靠性和安全性，它的測(cè)量對(duì)象是反應(yīng)堆所有的控制棒驅(qū)動(dòng)機(jī)構(gòu)(CRDM)中驅(qū)動(dòng)軸的位置，對(duì)反應(yīng)堆的各種エ況運(yùn)行極為重要。實(shí)測(cè)棒位顯示儀是反應(yīng)堆棒位指示裝置的重要組成部分，它接受來自實(shí)測(cè)棒位處理機(jī)箱的實(shí)測(cè)棒位信號(hào)，以光柱形式顯示每臺(tái)棒的實(shí)測(cè)位置，還可通過按下“掛棒”按鈕進(jìn)行單棒或多棒操作及失步校正。
目前對(duì)實(shí)測(cè)棒位顯示儀的校驗(yàn)都是通過手動(dòng)方式進(jìn)行，需要通過直流穩(wěn)壓電源輸入電壓到顯示儀背板上“實(shí)測(cè)出”和“掛棒”連接器，判斷顯示儀面板上對(duì)應(yīng)顯示棒組的發(fā)光二極管是否點(diǎn)亮。由于涉及到的信號(hào)很多，全部檢測(cè)完需要進(jìn)行314次操作，而且校驗(yàn)過程是人工使用萬用表測(cè)試，通過人工判斷是否正確，不但極易出錯(cuò)，測(cè)試效率也很低。

發(fā)明內(nèi)容
本實(shí)用新型針對(duì)現(xiàn)有技術(shù)的缺陷，提供ー種校驗(yàn)效率高，不易出錯(cuò)的實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置。
本實(shí)用新型的技術(shù)方案是一種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置，包括作為核心的FPGA，該FPGA內(nèi)通過編程設(shè)置了校驗(yàn)程序該FPGA設(shè)置有三路輸出，分別是清零信號(hào)輸出、數(shù)據(jù)信號(hào)輸出和時(shí)鐘信號(hào)輸出，這三路輸出都發(fā)送給接ロ芯片，另外FPGA的電源輸入端與 示儀的輸入信號(hào)，接ロ芯片的電源輸入端與VCC連接，接ロ芯片的地端與GND連接。
如上所述的ー種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置，其中，所述的FPGA是型號(hào)為EP3C16/55 的 FPGA。
如上所述的ー種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置，其中，所述的接ロ芯片是型號(hào)為74AC164的接ロ芯片。
本新型的效果是通過FPGA和接ロ電路對(duì)電信號(hào)的快速處理，達(dá)到快速校驗(yàn)實(shí)測(cè)棒位顯示儀中314路設(shè)備的校驗(yàn)效果。


圖I是本實(shí)用新型提供的實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置的原理示意圖。
具體實(shí)施方式
下面結(jié)合附圖和實(shí)施例對(duì)本申請(qǐng)進(jìn)行進(jìn)ー步說明。
如附圖I所示，一種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置，包括作為核心的FPGA，該FPGA內(nèi)通過編程設(shè)置了校驗(yàn)程序。本申請(qǐng)的FPGA選用的是市場(chǎng)上銷售的型號(hào)為EP3C16/55的FPGA,當(dāng)然本領(lǐng)域的技術(shù)人員根據(jù)實(shí)際情況也可以選擇其它型號(hào)的FPGA，當(dāng)選用其它型號(hào)FPGA時(shí)相應(yīng)的編程內(nèi)容可能會(huì)做適應(yīng)性調(diào)整。該FPGA設(shè)置有三路輸出，分別是清零信號(hào)輸出、數(shù)據(jù)信號(hào)輸出和時(shí)鐘信號(hào)輸出，這三路輸出都發(fā)送給接ロ芯片。另外FPGA的電源輸入端與VCC連接，F(xiàn)PGA的地端與GND連接。所述的接ロ芯片選用的是市場(chǎng)上銷售的型號(hào)為74AC164的接ロ芯片，本領(lǐng)域的技術(shù)人員根據(jù)實(shí)際情況也可以選擇其它型號(hào)的接ロ芯片。該接ロ芯片接收來自FPGA的信號(hào)，并將其轉(zhuǎn)換為實(shí)測(cè)棒位顯示儀的輸入信號(hào)。當(dāng)然接ロ芯片的電源輸入端與VCC連接，接ロ芯片的地端與GND連接。
本申請(qǐng)的實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置的工作過程大致如下工作人員向FPGA發(fā)送測(cè)試指令信號(hào)，F(xiàn)PGA通過時(shí)鐘信號(hào)輸入端給接ロ芯片提供時(shí)鐘信號(hào)，通過數(shù)據(jù)信號(hào)輸入端給接ロ芯片提供輸入信號(hào)，接ロ芯片將FPGA的輸入信號(hào)轉(zhuǎn)換為實(shí)測(cè)棒位顯示儀的輸入信號(hào)后發(fā)送給實(shí)測(cè)棒位顯示儀。雖然實(shí)測(cè)棒位顯示儀有314路，但是通過FPGA和接ロ電路
可以實(shí)現(xiàn)毎次只選擇一路導(dǎo)通，導(dǎo)通一路的LED燈會(huì)被點(diǎn)亮，此時(shí)由于FPGA和接ロ芯片的運(yùn)算速率很快，每路只需要I. 6微秒就可以完成導(dǎo)通，因此在接ロ電路能夠容納的范圍內(nèi)，從人眼觀測(cè)的角度所有LED燈似乎是都被點(diǎn)亮了，因此可以同時(shí)對(duì)很多路進(jìn)行校驗(yàn)。
權(quán)利要求
1.一種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置，其特征在于包括作為核心的FPGA，該FPGA設(shè)置有三路輸出，分別是清零信號(hào)輸出、數(shù)據(jù)信號(hào)輸出和時(shí)鐘信號(hào)輸出，這三路輸出都發(fā)送給接口芯片，另外FPGA的電源輸入端與VCC連接，F(xiàn)PGA的地端與GND連接，所述的接收來自FPGA的信號(hào)，并將其轉(zhuǎn)換為實(shí)測(cè)棒位顯示儀的輸入信號(hào)，接口芯片的電源輸入端與VCC連接，接口芯片的地端與GND連接；所述的FPGA是型號(hào)為EP3C16/55的FPGA。
2.如權(quán)利要求
I所述的一種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置，其特征在于所述的接口芯片是型號(hào)為74AC164的接口芯片。
專利摘要
本實(shí)用新型屬于校驗(yàn)裝置，具體涉及一種實(shí)測(cè)棒位顯示儀的校驗(yàn)裝置。它包括作為核心的FPGA，該FPGA內(nèi)通過編程設(shè)置了校驗(yàn)程序該FPGA設(shè)置有三路輸出，分別是清零信號(hào)輸出、數(shù)據(jù)信號(hào)輸出和時(shí)鐘信號(hào)輸出，這三路輸出都發(fā)送給接口芯片，另外FPGA的電源輸入端與VCC連接，F(xiàn)PGA的地端與GND連接，所述的接收來自FPGA的信號(hào)，并將其轉(zhuǎn)換為實(shí)測(cè)棒位顯示儀的輸入信號(hào)，接口芯片的電源輸入端與VCC連接，接口芯片的地端與GND連接。本新型的效果是通過FPGA和接口電路對(duì)電信號(hào)的快速處理，達(dá)到快速校驗(yàn)實(shí)測(cè)棒位顯示儀中314路設(shè)備的校驗(yàn)效果。
文檔編號(hào)G21C17/06GKCN202404938SQ201120475005
公開日2012年8月29日 申請(qǐng)日期2011年11月25日
發(fā)明者余海濤, 劉明星, 吳志強(qiáng), 文毅, 李國(guó)勇, 梁云川, 蔡晨, 馬權(quán) 申請(qǐng)人:中國(guó)核動(dòng)力研究設(shè)計(jì)院導(dǎo)出引文BiBTeX, EndNote, RefMan