專利名稱：有機(jī)電致發(fā)光顯示屏的列控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于涉及一種顯示屏制電路，特別是一種有機(jī)電致發(fā)光顯示屏的列控制電路。在OLED(有機(jī)電致發(fā)光器件)顯示屏的列控制電路中增加一個同步暫存器以提高顯示的掃描效率并降低掃描中的亮度損失。
背景技術(shù)：
隨著VLSI(大規(guī)模集成電路)和新型顯示器件的飛速發(fā)展，人們對OLED(有機(jī)電致發(fā)光器件)在顯示領(lǐng)域應(yīng)用的日益重視，與之配套的OLED顯示器件驅(qū)動芯片也就相應(yīng)出現(xiàn)。對于功能豐富，性能優(yōu)越，應(yīng)用方便的顯示驅(qū)動芯片的要求日益強(qiáng)烈。
傳統(tǒng)OLED平板顯示器的顯示數(shù)據(jù)從控制器傳送到顯示面板經(jīng)常采用的方法是串行傳輸方式，如圖1所示。
傳統(tǒng)列控制電路包括串行器(11)和緩存器(12)兩個部分，其中串行器(11)是一個多組多位寄存器，多個寄存器共用相同的時鐘端(串行時鐘cp，21)，第一組寄存器的輸入數(shù)據(jù)為串行輸入信號cdin(22)，第一組的輸出數(shù)據(jù)連至第二組的輸入，第二組的輸出連至第三組的輸入，以此類推，最后一組的數(shù)據(jù)輸出至串行輸出信號cdout(23)，各組寄存器的輸出按第一組為高位，最后一組為低位方式構(gòu)成串行數(shù)據(jù)sdata(24)，在串行時鐘cp(21)上升沿時，串行器(11)中的各寄存器將輸入數(shù)據(jù)鎖入至輸出數(shù)據(jù)；緩存器(12)是一個多位帶清零控制端的鎖存器，多個鎖存器共用相同的鎖存端(鎖入信號latch，25)和清零端(清零信號clrn，26)，當(dāng)清零信號clrn(26)低電平有效時，列數(shù)據(jù)cdata(27)輸出全部為低電平，以關(guān)閉顯示屏的顯示，當(dāng)清零信號clrn(26)無效且鎖入信號latch(25)高電平有效時，將串行數(shù)據(jù)sdata(24)鎖存至列數(shù)據(jù)cdata(27)，以驅(qū)動顯示屏的顯示。傳統(tǒng)電路中信號cdin(22)和cdout(23)有相同位寬；數(shù)據(jù)sdata(24)和cdata(27)也具有相同位寬。
使用串行方法掃描生成高灰度圖象，一般采用按權(quán)值(按位)掃描方式，如圖2所示，圖2表示一個32級灰度的掃描波形片斷，圖中“1.8”表示第一行權(quán)值8對應(yīng)的數(shù)據(jù)，“2.1”表示第二行權(quán)值1對應(yīng)的數(shù)據(jù)等，權(quán)值按“1-2-4-8-16”的順序進(jìn)行掃描。
在時間點A，首先由cp(21)與cdin(22)將第一行第一個權(quán)值的數(shù)據(jù)“1.1”傳送到面板上，傳送一個權(quán)值所有數(shù)據(jù)所需的時間稱為一個傳送時間，在一個傳送時間后，“1.1”傳送結(jié)束；在時間點B，“1.1”傳送結(jié)束，有效latch(25)信號以產(chǎn)生一個時鐘寬度的高電平脈沖，以將數(shù)據(jù)鎖入到緩存器中，在latch(25)高電平期間，為保證鎖入的正確性，應(yīng)保持cp(21)為高電平，同時清零信號clrn(26)無效(高電平)以進(jìn)行“1.1”數(shù)據(jù)的顯示，由于權(quán)值只有1，顯示所占用的時間最短，權(quán)值1對應(yīng)的顯示時間稱為一個顯示時間，為了達(dá)到高灰度要求，一個顯示時間比一個傳送時間要小得多；在時間點C，開始下一個權(quán)值數(shù)據(jù)“1.2”的傳送，這時“1.1”的顯示結(jié)束，有效清零信號clrn(26)以關(guān)閉顯示；在時間點D，“1.2”傳送結(jié)束，產(chǎn)生一個latch(25)高電平脈沖，同時無效clrn(26)以顯示“1.2”數(shù)據(jù)；在時間點E，開始“1.4”數(shù)據(jù)的傳送；在時間點F，“1.2”的顯示結(jié)束，有效clrn(26)以關(guān)閉“1.2”的顯示；在時間點G，“1.4”傳送結(jié)束，產(chǎn)生一個latch(25)高電平脈沖，同時無效clrn(26)以顯示“1.4”數(shù)據(jù)；在時間點H，開始“1.8”數(shù)據(jù)的傳送；在時間點I，“1.4”的顯示結(jié)束，有效clrn(26)以關(guān)閉“1.4”的顯示；在時間點J，“1.8”傳送結(jié)束，產(chǎn)生一個latch(25)高電平脈沖，同時無效clrn(26)以顯示“1.8”數(shù)據(jù)；在時間點K，開始“1.16”數(shù)據(jù)的傳送；在時間點L，“1.16”傳送結(jié)束，而這時“1.8”的顯示仍未結(jié)束，應(yīng)保持cp(21)為高電平；在時間點M，“1.8”顯示結(jié)束，產(chǎn)生一個latch(25)高電平脈沖以顯示“1.16”；在時間點N，開始下一行權(quán)值“2.1”的傳送；在時間點O，“2.1”傳送結(jié)束，但“1.16”仍在顯示，保持cp(21)為高電平；在時間點P，“1.16”顯示結(jié)束，產(chǎn)生一個latch(25)高電平脈沖以開始下一行的顯示。
至此第一行的掃描就算完成，從權(quán)值1顯示開始到權(quán)值16顯示結(jié)束(時間點C到P)為一個行周期，不斷重復(fù)該周期以進(jìn)行下一行的掃描，最終完成整個32級灰度圖象的掃描。
記顯示時間為Ts，權(quán)值n對應(yīng)的顯示時間為Ts(n)，有Ts(n)＝n×Ts(1)，有效顯示的總時間∑Ts＝(2N-1)×Ts(1)，其中N為權(quán)值個數(shù)；記傳送時間為Tt，權(quán)值n對應(yīng)的傳送時間為Tt(n)，有Tt(n)＝Tt(1)，有效傳送的總時間∑Tt＝N×Tt(1)；記單個權(quán)值實際時間為Tw，權(quán)值n對應(yīng)的實際時間為Tw(n)，它是相應(yīng)顯示時間和傳送時間的最大值，有Tw(n)＝max(Ts(n)，Tt(n))；記行周期時間為Tc，它是所有權(quán)值的實際時間累加和，有Tc＝∑Tw；記Fsc為一個行周期內(nèi)的空閑顯示時間，有Fsc＝Tc-∑Ts；記Rsc為顯示時間空閑率，有Rsc＝Fsc/Tc×100％；記Ftc為一個行周期內(nèi)的有效傳送時間，有Ftc＝∑Tt＝N×Tt(1)；記Rtc為傳送時間利用率，有Rtc＝Ftc/Tc×100％。
顯然，Tc越小越好，Tc越小則掃描一行所需時間減少，可以提高幀頻、提高灰度等級或增加圖象尺寸；Fsc與Rsc越小越好，越大則用于實際顯示的時間總量減少，顯示屏亮度損失增多，屏體偏暗；Ftc與Rtc越大越好，越小則用于實際傳送的時間比率減少，由于傳送總量不變，需要更多的時間完成傳送。Rsc用于衡量亮度損失，Rtc用于衡量掃描傳送性能。
在cp(21)時鐘頻率和顯示圖象尺寸不變的情況下，Tt不變，記R為一個顯示時間與一個傳送時間的比值，即R＝Ts(1)/Tt(1)。如果R越小，則越多Ts小于Tt，越多Tw取值為Tt，則Tc越小，但Fsc越大，因此可以提高灰度和幀頻，但損失顯示屏總體亮度；如果R越大，則相反地，顯示屏亮度損失減少，但灰度和幀頻提不高。這是傳統(tǒng)實現(xiàn)方式的一對矛盾。
在圖2所示的32級灰度掃描方法中，以Ts(1)為基本時間單位，則Ts(1)＝1，實際傳送為5次，加上等待latch(25)需一個時鐘，故Tt(1)＝6，R＝1/6，Ts(n)＝n，Tt(n)＝6，Tw(n)＝若n小于6為6否則為n，Tc＝6+6+6+8+16＝42，F(xiàn)sc＝42-31＝11，F(xiàn)tc＝5*5＝25，Rsc＝26.2％，Rtc＝59.5％。
因此，采用圖1和圖2所示的控制電路方法，亮度損失超過四分之一，傳送利用率不到六成。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對已有技術(shù)中存在的問題，提供一種改進(jìn)的有機(jī)電致發(fā)光顯示屏的列控制電路，提高顯示的掃描率并降低掃描中的亮度損失。
為了達(dá)到上述的目的，本發(fā)明采用的構(gòu)思是在有機(jī)電致發(fā)光顯示屏的列控制電路中，增加一個暫存器和一個選擇器，并使用同步方式，減少傳送的空閑時間和顯示的空閑時間，可以有效地降低掃描過程中造成的亮度損失，并提高顯示幀頻。
根據(jù)上述發(fā)明構(gòu)思，本發(fā)明采用下述的技術(shù)方案一種有機(jī)電致發(fā)光顯示屏的列控制電路，包括一個串行器(11)和一個緩沖器(12)；所述的串行器(11)為多組多位寄存器，其第一組寄存器的輸入端接入串行輸入信號cdin(22)，最后一組寄存器的輸出端輸出串行輸出信號cdout(23)，各組寄存器的輸出構(gòu)成串行數(shù)據(jù)sdata(24)；所述的緩存器(12)為多位帶清零端的寄存器，其多個寄存器共用相同的使能端接入鎖入信號latch(25)和清零端接入清零信號clrn(26)，輸出端輸出到數(shù)據(jù)cdata(27)；其特征在于所述的串行器(11)的串行數(shù)據(jù)sdata(24)的輸出端，經(jīng)由一個暫存器(31)和一個選擇器(32)組成的一級暫存結(jié)構(gòu)(33)，連接至所述的緩存器(12)；所述的串行器(11)有共用相同的使能端接入串行使能信號cdena(42)和時鐘端接入全局時鐘信號clk(41)；所述的暫存器(31)為多位帶使能的寄存器，其多個寄存器共同相同的時鐘端接入全局時鐘信號clk(41)和使能端接入暫鎖信號latch1(43)，輸入端接入所述的串行數(shù)據(jù)sdata(24)，輸出端輸出暫存數(shù)據(jù)cbuff(44)；所述的選擇器(32)為多位二選一選擇器，其多個二選一選擇器共同相同選擇端接入暫鎖信號latchl(43)，一個輸入端輸入所述的串行數(shù)據(jù)sdata(24)，另一輸入端輸入所述的暫存數(shù)據(jù)cbuff(44)，而輸出端輸出選擇數(shù)據(jù)csel(45)；所述的緩存器(12)的多個寄存器共用相同的時鐘端接入全局時鐘信號clk(41)，輸入端接入所述的選擇數(shù)據(jù)csel(45)。
在上述的有機(jī)電致發(fā)光顯示屏的列控制電路，所述的暫存器(31)在全局時鐘信號clk(41)上升沿且暫鎖信號ldtch1(43)高平有效時，將所述的串行數(shù)據(jù)sdata(24)鎖入至?xí)捍鏀?shù)據(jù)cbuff(44)；所述的選擇器(32)在暫鎖信號latch1(43)有效時，將所述的串行數(shù)據(jù)sdata(24)輸出至所述的選擇數(shù)據(jù)csel(45)輸出端，否則將暫存數(shù)據(jù)cbuff(44)輸出至選擇數(shù)據(jù)csel(45)輸出端；所述的緩存器(12)在全局時鐘信號clk(41)上升沿時，如果清零信號clrn(26)低電平有效，則所述的列數(shù)據(jù)cdata(27)輸出全部為低電平，以關(guān)閉顯示屏的顯示，否則，如果清零信號clrn(26)無效且鎖入信號latch(25)高電平有效，則將所述的選擇數(shù)據(jù)csel(45)鎖入至列數(shù)據(jù)cdata(27)輸出端，以驅(qū)動顯示屏的顯示。
在上述的有機(jī)電致發(fā)光顯示屏的列控制電路，所述的串行輸入信號cdin(22)和串行輸出信號(23)具有相同位寬，串行數(shù)據(jù)sdata(24)、暫存數(shù)據(jù)cbuff(44)、選擇數(shù)據(jù)csel(45)和列數(shù)據(jù)cdata(27)具有相同位寬。
在上述的有機(jī)電致發(fā)光顯示屏的列控制電路，所述的串行器(11)的各組寄存器(U4、U3、U2、U1)均采用REG8型的8位帶使能寄存器，暫存器(31)采用REG32型的32位帶使能寄存器(U5)，選擇器(32)采用SEL32型的32位二選一選擇器(U6)，所述的緩存器(12)采用REG32R型32位帶清零使能寄存器(U7)。
本發(fā)明與現(xiàn)有技術(shù)相比較，具有如下顯而易見的突出實質(zhì)性特點和顯著優(yōu)點本發(fā)明在傳統(tǒng)串行傳輸電路的基礎(chǔ)上，采用一級暫存結(jié)構(gòu)，即通過增加暫存器和選擇器，并使用同步方式，從而有效地降低掃描過程中造成的亮度損失，并提高顯示幀頻。在256級灰度下，當(dāng)顯示掃措電路采用“128-1-64-4-16-8-32-2”的權(quán)值序列時，與傳統(tǒng)電路相比較，在R＝1/32下，亮度損失減少40，而傳送利用率提高20％。一級暫存結(jié)構(gòu)只增加一個控制信號，電路簡單，適合OLED芯片設(shè)計。


圖1是傳統(tǒng)OLED列控制電路2是傳統(tǒng)列控制電路的32級灰度掃描波形3是本發(fā)明采用的列控制電路4是采用本發(fā)明的32級灰度掃描波形5是32列單色OLED串行列控制電路6是串行器的詳細(xì)電路7是暫存器、選擇器和緩存器的詳細(xì)電路圖具體實施方式
本發(fā)明的一個優(yōu)選實施例結(jié)合附圖詳細(xì)說明如下本實施例是將圖1所示的傳統(tǒng)OLED列控制電路中的鎖入信號latch(25)與清零信號clrn(26)改為同步信號，串行時鐘信號cp(21)改為全局時鐘信號，更名為clk(41)，增加一個串行使能信號cdena(42)，該信號高電平有效時允許串行鎖入信號cdin(22)，同時增加暫存器(31)和選擇器(32)，并增加一個暫鎖信號latch1(43)，暫存器(31)、選擇器(32)和暫鎖信號latch1(43)構(gòu)成一級暫存結(jié)構(gòu)(33)，如圖3所示。
在圖3中，串行器(11)是一個多組多位帶使能的寄存器，多個寄存器共用相同的時鐘端接入全局時鐘信號clk(41)和使能端接入串行使能信號cdena(42)，第一組寄存器的輸入數(shù)據(jù)為串行輸入信號cdin(22)，第一組的輸出數(shù)據(jù)連至第二組的輸入，第二組的輸出連至第三組的輸入，以此類推，最后一組的數(shù)據(jù)輸出至串行輸出信號cdout(23)，各組寄存器的輸出按第一組為高位，最后一組為低位方式構(gòu)成串行數(shù)據(jù)sdata(24)，在全局時鐘信號clk(41)上升沿且串行使能信號cdena(42)高電平有效時，串行器(11)中的各寄存器將輸入數(shù)據(jù)鎖入至輸出數(shù)據(jù)；暫存器(31)是一個多位帶使能的寄存器，多個寄存器共用相同的時鐘端接入全局時鐘信號clk(41)和使能端接入暫鎖信號latch1(43)，在全局時鐘信號clk(41)上升沿且暫鎖信號latch1(43)高電平有效時，將串行數(shù)據(jù)sdata(24)鎖入至?xí)捍鏀?shù)據(jù)cbuff(44)；選擇器(32)是一個多位二選一選擇器，多個二選一選擇器共用相同的選擇端接入暫鎖信號latch1(43)，當(dāng)暫鎖信號latch1(43)有效時，選擇器(32)將串行數(shù)據(jù)sdata(24)輸出至選擇數(shù)據(jù)csel(45)，否則將暫存數(shù)據(jù)cbuff(44)輸出至選擇數(shù)據(jù)csel(45)；緩存器(12)是一個多位帶使能和清零的寄存器，多個寄存器共用相同的時鐘端接入全局時鐘信號clk(41)、使能端接入鎖入信號latch(25)和清零端接入清零信號clrn(26)，在全局時鐘高信號clk(41)上升沿時，如果清零信號clrn(26)低電平有效，則列數(shù)據(jù)cdata(27)輸出全部為低電平，以關(guān)閉顯示屏的顯示，否則如果清零信號clrn(26)無效且鎖入信號latch(25)高電平有效，則將選擇數(shù)據(jù)csel(45)鎖入至列數(shù)據(jù)cdata(27)，以驅(qū)動顯示屏的顯示。本實施例電路中串行輸入信號cdin(22)和串行輸出信號cdout(23)有相同位寬；串行數(shù)據(jù)sdata(24)、暫存數(shù)據(jù)cbuff(44)、選擇數(shù)據(jù)csel(45)和列數(shù)據(jù)cdata(27)也具有相同位寬。
同樣以32級灰度為例來說明掃描過程，如圖4所示，權(quán)值按“16-1-8-4-2”的順序進(jìn)行掃描。
在時間點A，在全局時鐘信號clk(41)作用下，有效串行使能信號cdena(42)高電平，通過串行輸入信號cdin(22)將第一行第一個權(quán)值“1.16”的數(shù)據(jù)串行到顯示面板上；在時間點B，“1.16”數(shù)據(jù)傳送結(jié)束，同時有效暫存信號latch1(43)和鎖入信號latch(25)以產(chǎn)生一個時鐘寬度的高電平脈沖，并且無效清零信號clrn(26)高電平，以將串行數(shù)據(jù)sdata(24)緩存到列數(shù)據(jù)cdata(27)中并開始“1.16”的顯示，同時繼續(xù)“1.1”數(shù)據(jù)傳送；在時間點C，“1.1”數(shù)據(jù)傳送結(jié)束，產(chǎn)生一個暫存信號latch1(43)高電平脈沖以將“1.1”數(shù)據(jù)暫存到暫存數(shù)據(jù)cbuff(44)中，同時繼續(xù)傳送“1.8”的數(shù)據(jù)，這時“1.16”的顯示還未結(jié)束；
在時間點D，“1.8”數(shù)據(jù)傳送結(jié)束，而“1.16”的顯示仍未結(jié)束，由于暫存數(shù)據(jù)cbuff(44)中的“1.1”數(shù)據(jù)還未顯示，所以不能有效暫存信號latch1(43)或鎖入信號latch(25)，必須無效串行使能高時cdena(42)以關(guān)閉傳送；在時間點E，“1.16”顯示結(jié)束，有效鎖入信號latch(25)，將暫存數(shù)據(jù)cbuff(44)中的“1.1”數(shù)據(jù)輸出到列數(shù)據(jù)cdata(27)，以開始“1.1”顯示；在時間點F，“1.1”顯示很快就結(jié)束，有效鎖入信號latch(25)與暫存信號latch1(43)信號產(chǎn)生高電平脈沖，將串行數(shù)據(jù)sdata(24)中的“1.8”數(shù)據(jù)輸出到列數(shù)據(jù)cdata(27)，以開始“1.8”顯示，同時有效串行使能信號cdena(42)以繼續(xù)“1.4”數(shù)據(jù)傳送；在時間點G，“1.4”數(shù)據(jù)傳送結(jié)束，產(chǎn)生一個暫存信號latch1(43)高電平脈沖，將串行數(shù)據(jù)sdata(24)中的“1.4”數(shù)據(jù)暫存到暫存數(shù)據(jù)cbuff(44)中，同時繼續(xù)“1.2”傳送，這時“1.8”仍在顯示；在時間點H，“1.8”顯示結(jié)束，產(chǎn)生一個鎖入信號latch(25)高電平脈沖，將暫存數(shù)據(jù)cbuff(44)中的“1.4”數(shù)據(jù)緩存到列數(shù)據(jù)cdata(27)中并開始“1.4”顯示；在時間點I，“1.2”數(shù)據(jù)傳送結(jié)束，產(chǎn)生一個暫存信號latch1(43)高電平脈沖，將串行數(shù)據(jù)sdata(24)中的“1.2”數(shù)據(jù)暫存到暫存數(shù)據(jù)cbuff(44)中，同時繼續(xù)下一行第一個權(quán)值“2.16”的數(shù)據(jù)傳送；在時間點J，“1.4”顯示結(jié)束，產(chǎn)生一個鎖入信號latch(25)高電平脈沖，將暫存數(shù)據(jù)cbuff(44)中的“1.2”數(shù)據(jù)緩存到列數(shù)據(jù)cdata(27)中并顯示；在時間點K，“1.2”顯示結(jié)束，這時“2.16”的傳送仍未完成，暫存數(shù)據(jù)cbuff(44)中也是“1.2”的數(shù)據(jù)，沒有可用的數(shù)據(jù)可以顯示，因此有效清零信號clrn(26)以關(guān)閉顯示并等待數(shù)據(jù)傳送完成；在時間點L，“2.16”數(shù)據(jù)傳送結(jié)束，有效暫存信號latch1(43)和鎖入信號latch(25)以產(chǎn)生高電平脈沖，并無效清零信號clrn(26)以開始下一行“2.16”的顯示，同時繼續(xù)“2.1”傳送。
按“16-1-8-4-2”的權(quán)值順序，從權(quán)值16的顯示開始，到權(quán)值2的顯示結(jié)束，這個階段為一個行周期(從時間點B到K)，不斷重復(fù)這個周期進(jìn)行下一行的掃描，可以完成整個圖象的掃描。
由于增加了一個暫存器，使得當(dāng)傳送結(jié)束而顯示未結(jié)束時，可以提前進(jìn)行下一個權(quán)值的傳送，減少傳送的空閑時間；同時，當(dāng)顯示結(jié)束時由于暫存器已經(jīng)預(yù)先暫存了下一個權(quán)值的數(shù)據(jù)，所以不必等待傳送結(jié)束而立即開始下一權(quán)值的顯示，減少顯示的空閑時間。
對暫存器(31)的管理是通過暫存信號latch1(43)與鎖入信號latch(25)這兩個信號，掃描電路設(shè)計時應(yīng)確保暫存信號latch1(43)與鎖入信號latch(25)交替或同時有效。
數(shù)據(jù)傳送依賴于暫存信號latch1(43)，只要暫存信號latch1(43)有效即可開始下一權(quán)值的傳送，傳送完成時若鎖入信號latch(25)已出現(xiàn)則有效暫存信號latch1(43)，否則等待鎖入信號latch(25)有效后的下一個時鐘再有效；而顯示依賴于鎖入信號latch(25)，只要鎖入信號latch(25)有效則清零信號clrn(26)同時為高并對顯示時間按權(quán)值進(jìn)行計數(shù)，顯示完成時若暫存信號latch1(43)已出現(xiàn)則有效鎖入信號latch(25)，否則等待暫存信號latch1(43)有效時再同時有效，在等待期間應(yīng)保持清零信號clrn(26)為低電平。
由于低權(quán)值的顯示時間小于傳送時間，如果采用“1-2-4-8-16”權(quán)值順序，則權(quán)值1和權(quán)值2的顯示全部完成而一次傳送可能還未完成，因此不得不插入顯示等待時間，這會引起亮度損失，為了盡可能減少顯示等待時間，同時傳送空閑時間也盡可能少，應(yīng)盡量滿足以下條件(1)任意相鄰2個權(quán)值的時間應(yīng)不小于1個傳送時間；(2)任意相鄰3個權(quán)值的時間應(yīng)不小于2個傳送時間；(3)任意相鄰4個權(quán)值的時間應(yīng)不小于3個傳送時間，以此類推。
當(dāng)相鄰權(quán)值的有效顯示時間小于相應(yīng)的傳送時間時，掃描時必須插入無效的時間以等待傳送完成，這樣就會增加總的掃描時間。
權(quán)值序列可以采用高權(quán)值與低權(quán)值相互交錯的方式，以32級灰度為例，最高權(quán)值16的相鄰為1和2，最低權(quán)值1的相鄰為16和8。
在圖4所示掃描方法中，Ts(1)＝1，Tt(1)＝5，R＝1/5，Tc＝16+1+8+4+2+1＝32，F(xiàn)sc＝32-31＝1，F(xiàn)tc＝5*5＝25，Rsc＝1/32＝3.1％，Rtc＝25/32＝78.1％，與圖2所示方法相比較，幀頻可以提高31.3％，則亮度損失只有3％，不到原來的八分之一，基本可以忽略。
注意在圖2的時間點E處，暫存數(shù)據(jù)cbuff(44)和串行數(shù)據(jù)sdata(24)都已就緒，有效鎖入信號latch(25)將暫存數(shù)據(jù)cbuff(44)的數(shù)據(jù)鎖入到列數(shù)據(jù)cdata(27)，但不能同時有效暫存信號latch1(43)以將串行數(shù)據(jù)sdata(24)鎖入到暫存數(shù)據(jù)cbuff(44)，因為鎖入信號latch(25)和暫存信號latch1(43)同時有效表示直接將串行數(shù)據(jù)sdata(24)鎖入列數(shù)據(jù)cdata(27)，所以暫存信號latch1(43)必須滯后一個時鐘才能有效，即Tc計算時要增加1。
在256級高灰度情況下，256級灰度有8個權(quán)值，以Ts(1)為1個時間單位，則顯示時間總和為∑Ts＝255。傳統(tǒng)方法權(quán)值一般按“1-2-4-8-16-32-64-128”的順序掃描，采用本發(fā)明的掃描電路使用“128-1-64-4-16-8-32-2”的順序掃描。
若取R＝1/16，則Tt＝16，F(xiàn)tc＝8*16＝128，由于Tc＞∑Ts＝255，則Rtc最大極限為128/255＝50.2％，因此傳送利用率必然不高。
在傳統(tǒng)方法中，可計算出Tc＝16+16+16+16+16+32+64+128＝304，亮度損失Rsc＝(304-255)/304＝16.1％，傳送利用率Rtc＝128/304＝42.1％。
使用本發(fā)明電路的方法，可計算出Tc＝255+4+1＝260(有效顯示時間為255；按相鄰3個權(quán)值的顯示時間應(yīng)不小于2個傳送時間，而權(quán)值序列4-16-8的有效顯示時間為28，2個傳送時間為32，則無效顯示時間為32-28＝4；參見圖2的時間點E處，latch1(43)信號需額外一個時鐘)，則亮度損失Rsc＝(260-255)/260＝1.9％，可以忽略，傳送利用率Rtc＝49.2％，接近極限值。
若取R＝1/32，則Ftc＝8*32＝256，與∑Ts＝255相近，這時注重提高傳送利用率。
在傳統(tǒng)方法中，可計算出Tc＝32+32+32+32+32+32+64+128＝384，則亮度損失Rsc＝33.6％，傳送利用率Rtc＝66.7％。
使用本發(fā)明電路的方法，可計算出Tc＝255+66+1＝322(按相鄰5個權(quán)值的顯示時間應(yīng)不小于4個傳送時間，而權(quán)值序列4-16-8-32-2的有效顯示時間為62，4個傳送時間為128，則無效顯示時間為128-62＝66)，則亮度損失Rsc＝20％，傳送利用率Rtc＝80％，與傳統(tǒng)比較，亮度損失減少40％，而傳送利用率提高20％。
可以看到，在列控制電路中增加了一級暫存器后，可以極大的降低亮度損失，甚至可以完全消除，與此同時，顯示性能也有相當(dāng)可觀的提高。
本實施例的具體電路如圖5所示，這是一個32列單色OLED串行列控制電路，串行時的數(shù)據(jù)寬度為8位，整個電路由7個元件構(gòu)成，從U1至U7，其中，U1至U4構(gòu)成串行器(11)，詳細(xì)電路見圖6，U5為暫存器(31)，U6為選擇器(32)，U7為緩存器(12)，U5至U7的詳細(xì)電路見圖7。
元件REG8為一個8位帶使能寄存器，CLK為時鐘，ENA為時鐘使能，IN[7:O]為輸入數(shù)據(jù)，OUT[7:0]為寄存器輸出數(shù)據(jù)，當(dāng)CLK上升沿且ENA有效時，IN數(shù)據(jù)鎖存到OUT端口。
元件REG32為一個32位帶使能寄存器，功能與REG8類似，數(shù)據(jù)寬度為32位，當(dāng)CLK上升沿且ENA有效時，IN[31:0]鎖存到OUT[31:0]端口。
元件REG32R為一個32位同步清零帶使能的寄存器，功能與REG32類似，增加一個同步清零信號CLRN，當(dāng)CLK上升沿時，如果CLRN有效(低電平)，則OUT清零，否則如果ENA有效，則將IN[31:0]鎖存至OUT[31:0]。
元件SEL32為一個32位二選一選擇器，當(dāng)SEL為高電平時，選擇A[31:0]輸出至Y[31:0]，否則選擇B[31:0]輸出至Y[31:0]。
圖6中，由4個REG8構(gòu)成一個串行器(11)，當(dāng)clk(41)上升且cdena(42)有效時，cdin[7:0](22)鎖入到sdata[31:24]，同時sdata的高位隔8位向低位串行，即sdata[31:24]鎖至sdata[23:16]，sdata[23:16]鎖至sdata[15:8]，sdata[15:8]鎖至sdata[7:0]，而信號sdata[7:0]輸出至cdout[7:0](23)以便列控制信號串級聯(lián)接，信號sdata[31:0](24)輸出至?xí)捍嫫骱途彺嫫鳌?br> 圖7中，元件U5為暫存器(31)，當(dāng)clk(41)上升且latch1(43)有效時，將sdata[31:0](24)鎖存至cbuff[31:0](44)；元件U6為選擇器(32)，當(dāng)latch1(43)為高電平時，選擇將sdata[31:0](24)信號至csel[31:0](45)，否則選擇cbuff[31:0](44)信號；元件U7為緩存器(12)，當(dāng)clk(41)上升沿時，如果clrn(26)為低電平，則cdata[31:0](27)輸出低電平，如果clrn(26)為高電平且latch(25)有效，則將csel[31:0](45)鎖入至cdata[31:0](27)。
權(quán)利要求
1.一種有機(jī)電致發(fā)光顯示屏的列控制電路，包括一個串行器(11)和一個緩沖器(12)；所述的串行器(11)為多組多位寄存器，其第一組寄存器的輸入端接入串行輸入信號cdin(22)，最后一組寄存器的輸出端輸出串行輸出信號cdout(23)，各組寄存器的輸出構(gòu)成串行數(shù)據(jù)sdata(24)；所述的緩存器(12)為多位帶清零端的寄存器，其多個寄存器共用相同的使能端接入鎖入信號latch(25)和清零端接入清零信號clrn(26)，輸出端輸出到數(shù)據(jù)cdata(27)；其特征在于所述的串行器(11)的串行數(shù)據(jù)sdata(24)的輸出端，經(jīng)由一個暫存器(31)和一個選擇器(32)組成的一級暫存結(jié)構(gòu)(33)，連接至所述的緩存器(12)；所述的串行器(11)有共用相同的使能端接入串行使能信號cdena(42)和時鐘端接入全局時鐘信號clk(41)；所述的暫存器(31)為多位帶使能的寄存器，其多個寄存器共同相同的時鐘端接入全局時鐘信號clk(41)和使能端接入暫鎖信號latchl(43)，輸入端接入所述的串行數(shù)據(jù)sdata(24)，輸出端輸出暫存數(shù)據(jù)cbuff(44)；所述的選擇器(32)為多位二選一選擇器，其多個二選一選擇器共同相同選擇端接入暫鎖信號latchl(43)，一個輸入端輸入所述的串行數(shù)據(jù)sdata(24)，另一輸入端輸入所述的暫存數(shù)據(jù)cbuff(44)，而輸出端輸出選擇數(shù)據(jù)csel(45)；所述的緩存器(12)的多個寄存器共用相同的時鐘端接入全局時鐘信號clk(41)，輸入端接入所述的選擇數(shù)據(jù)csel(45)。
2.根據(jù)權(quán)利要求1所述的有機(jī)電致發(fā)光顯示屏的列控制電路，其特征在于所述的暫存器(31)在全局時鐘信號clk(41)上升沿且暫鎖信號ldtchl(43)高平有效時，將所述的串行數(shù)據(jù)sdata(24)鎖入至?xí)捍鏀?shù)據(jù)cbuff(44)；所述的選擇器(32)在暫鎖信號latchl(43)有效時，將所述的串行數(shù)據(jù)sdata(24)輸出至所述的選擇數(shù)據(jù)csel(45)輸出端，否則將暫存數(shù)據(jù)cbuff(44)輸出至選擇數(shù)據(jù)csel(45)輸出端；所述的緩存器(12)在全局時鐘信號clk(41)上升沿時，如果清零信號clrn(26)低電平有效，則所述的列數(shù)據(jù)cdata(27)輸出全部為低電平，以關(guān)閉顯示屏的顯示，否則，如果清零信號clrn(26)無效且鎖入信號latch(25)高電平有效，則將所述的選擇數(shù)據(jù)csel(45)鎖入至列數(shù)據(jù)cdata(27)輸出端，以驅(qū)動顯示屏的顯示。
3.根據(jù)權(quán)利要求1所述的有機(jī)電致發(fā)光顯示屏的列控制電路，其特征在于所述的串行輸入信號cdin(22)和串行輸出信號(23)具有相同位寬，串行數(shù)據(jù)sdata(24)、暫存數(shù)據(jù)cbuff(44)、選擇數(shù)據(jù)csel(45)和列數(shù)據(jù)cdata(27)具有相同位寬。
4.根據(jù)權(quán)利要求1所述的有機(jī)電致發(fā)光顯示屏的列控制電路，其特征在于所述的串行器(11)的各組寄存器(U4、U3、U2、U1)均采用REG8型的8位帶使能寄存器，暫存器(31)采用REG32型的32位帶使能寄存器(U5)，選擇器(32)采用SEL32型的32位二選一選擇器(U6)，所述的緩存器(12)采用REG32R型32位帶清零使能寄存器(U7)。
全文摘要
本發(fā)明涉及一種有機(jī)電致發(fā)光顯示屏的列控制電路。它是在顯示屏列數(shù)據(jù)傳統(tǒng)串行傳輸電路的基礎(chǔ)上，采用一級暫存結(jié)構(gòu)，即通過增加暫存器和選擇器，并使用同步方式，可以有效地降低掃描過程中造成的亮度損失，并提高顯示幀頻。在256級灰度下，當(dāng)顯示掃描電路采用“128－1－64－4－16－8－32－2”的權(quán)值序列時，與傳統(tǒng)方式相比較，在R＝1/32下，亮度損失減少40％，而傳送利用率提高20％。一級暫存結(jié)構(gòu)只增加一個控制信號，電路簡單，適合OLED芯片設(shè)計。
文檔編號H05B33/02GK1794328SQ20051011208
公開日2006年6月28日 申請日期2005年12月27日 優(yōu)先權(quán)日2005年12月27日
發(fā)明者冉峰, 陳章進(jìn), 卜東生, 蔡俊, 姜玉稀, 鄭昌陸 申請人:上海大學(xué), 上海廣電電子股份有限公司, 上海上大眾芯微電子有限公司