一種數(shù)字全息圖的零級像抑制電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型設(shè)及數(shù)字全息圖處理領(lǐng)域，具體說的是一種數(shù)字全息圖的零級像抑制 電路。
【背景技術(shù)】
[0002] 數(shù)字全息技術(shù)是一種采用電荷禪合元件等光電探測器件代替?zhèn)鹘y(tǒng)的記錄干板記 錄=維物體的光波的振幅和位相分布，通過將上述記錄的=維物體的物光波衍射信息中的 物光和參考光波的干設(shè)圖樣經(jīng)采集卡A/D轉(zhuǎn)換后，W數(shù)字全息圖的形式存儲于計算機，通 過計算機模擬光學(xué)衍射過程在計算機的虛擬空間中重建物光場的技術(shù)，實現(xiàn)了物體的全息 再現(xiàn)和處理，數(shù)字與傳統(tǒng)光學(xué)全息相比具有制作成本低、成像速度快，記錄和再現(xiàn)靈活的特 點。
[0003] 現(xiàn)有技術(shù)的數(shù)字全息技術(shù)是基于計算機軟件程序?qū)崿F(xiàn)的，由于在離軸數(shù)字全息系 統(tǒng)記錄過程中加入了參考光波進行調(diào)制，其數(shù)字重建像中將包含零級像和±1級衍射像， 零級像光強比±1級衍射像光強大得多，對衍射像形成很強的干擾，降低了原始物光場的 數(shù)字再現(xiàn)質(zhì)量；為了提高數(shù)字再現(xiàn)像質(zhì)量，現(xiàn)有技術(shù)的離軸數(shù)字全息系統(tǒng)在數(shù)字重建前都 會先進行零級像抑制處理，常用的零級像抑制處理方法有：（1)物光及參考光強度分布直 接消除法；（2)參考光一次任意相移法；（3)等步長相移法等。
[0004]FIR濾波器可W做成嚴(yán)格線性相位，又可W具有任意的幅度特性，并且FIR濾波器 的單位抽樣響應(yīng)是有限長的，因此一定是穩(wěn)定的。利用FIR濾波器抑制離軸數(shù)字全息圖中 零級像，只需對一幅數(shù)字全息圖用數(shù)字圖像處理方法在空域進行預(yù)處理，算法簡單，且對重 建像質(zhì)量具有明顯改善作用。 陽0化]基于軟件實現(xiàn)的數(shù)字全息技術(shù)，其數(shù)據(jù)處理速度慢，同時又會喪失信息光學(xué)固有 的并行處理能力，而基于PC機的硬件平臺又無法滿足數(shù)字全息系統(tǒng)智能化、小型化、輕型 化的應(yīng)用發(fā)展需求。因此，有必要提供一種能夠滿足數(shù)字全息圖零級像抑制的實時濾波需 求，同時改善由軟件實現(xiàn)所喪失的信息光學(xué)固有的并行處理能力的零級像抑制方法。 【實用新型內(nèi)容】
[0006] 本實用新型所要解決的技術(shù)問題是：提供一種數(shù)字全息圖的零級像抑制電路，滿 足數(shù)字全息圖零級像抑制的實時濾波需求，且同時具備并行處理能力。
[0007] 為了解決上述技術(shù)問題，本實用新型采用的技術(shù)方案為：
[0008] 提供一種數(shù)字全息圖的零級像抑制電路，包括DSP主控處理器，還包括可編程集 成忍片，所述可編程集成忍片上集成有依次連接的緩沖存儲器、像素數(shù)據(jù)處理器和濾波器 電路；
[0009] 所述緩沖存儲器與所述DSP主控處理器連接，所述濾波器電路與所述DSP主控處 理器連接。
[0010] 其中，所述濾波器電路包括依次連接的多相分解模塊和算法模塊；所述多相分解 模塊與所述像素數(shù)據(jù)處理器連接。
[0011] 其中，所述算法模塊包括依次連接的分布式算法單元和求和單元；所述分布式算 法單元與所述多相分解模塊連接，所述求和單元與所述DSP主控處理器連接。
[0012] 其中，所述像素數(shù)據(jù)處理器包括依次連接的串入并出模塊和像素數(shù)據(jù)刷新模塊； 所述串入并出模塊與所述緩沖存儲器連接；所述像素數(shù)據(jù)刷新模塊與濾波器電路連接。
[0013] 其中，所述緩沖存儲器為FIFO列隊存儲器。
[0014] 其中，所述可編程集成忍片為FPGA集成忍片。
[0015] 本實用新型的有益效果在于：區(qū)別于現(xiàn)有技術(shù)基于微機的程序軟件形式實現(xiàn)的數(shù) 字全息圖零級像抑制方式，存在數(shù)據(jù)處理速度慢、不具實時性，信息光學(xué)固有的并行處理能 力喪失等不足。本實用新型提供一種數(shù)字全息圖的零級像抑制電路，基于FPGA集成忍片和 濾波器實現(xiàn)數(shù)字全息圖像的零級像抑制處理過程，通過上述硬件電路方式實現(xiàn)零級像抑制 處理，顯著提高了圖像的處理效率，使其具備實時性；同時又能恢復(fù)信息圖像的并行處理能 力；進一步的，基于FPGA集成忍片的可編程特性，方便了算法升級，又能降低開發(fā)周期和開 發(fā)成本。
【附圖說明】
[0016] 圖1為本實用新型一種數(shù)字全息圖的零級像抑制電路的整體結(jié)構(gòu)方框圖；
[0017] 圖2為本實用新型一【具體實施方式】中零級像抑制電路的結(jié)構(gòu)方框圖；
[0018] 圖3為本實用新型一【具體實施方式】中零級像抑制電路的結(jié)構(gòu)示意圖；
[0019] 圖4為本實用新型一種數(shù)字全息圖的零級像抑制電路的原理圖；
[0020] 圖5為本實用新型一種數(shù)字全息圖的零級像抑制電路中算法模塊的原理圖；
[0021] 圖6為本實用新型一【具體實施方式】中離軸數(shù)字全息的記錄過程光路圖；
[0022] 圖7為本實用新型一【具體實施方式】中的零級像濾波過程示意圖。
[002引 t不號說明：
[0024] 1、DSP主控處理器；2、可編程集成忍片；3、圖像傳感器CCD;
[00巧]21、像素數(shù)據(jù)處理器；22、濾波器電路；23、緩沖存儲器；
[0026] 211、串入并出模塊；212、像素數(shù)據(jù)刷新模塊；
[0027] 221、多相分解模塊；222、算法模塊；
[0028] 2221、分布式算法單元；2222、求和單元。
【具體實施方式】
[0029] 為詳細說明本實用新型的技術(shù)內(nèi)容、所實現(xiàn)目的及效果，W下結(jié)合實施方式并配 合附圖予W說明。
[0030] 本實用新型最關(guān)鍵的構(gòu)思在于：基于FPGA集成忍片和濾波器的硬件電路方式實 現(xiàn)數(shù)字全息圖像的零級像抑制處理過程，顯著提高了圖像的處理效率，使其具備實時性；同 時又能恢復(fù)信息圖像的并行處理能力。
[0031] 本實用新型設(shè)及的技術(shù)術(shù)語解釋：
[0032]
[0033] 請參照圖1、圖2W及圖3,本實用新型提供一種數(shù)字全息圖的零級像抑制電路，包 括DSP主控處理器1，還包括可編程集成忍片2,所述可編程集成忍片2上集成有依次連接 的緩沖存儲器23、像素數(shù)據(jù)處理器21和濾波器電路22 ;
[0034] 所述緩沖存儲器23與所述DSP主控處理器1連接，所述濾波器電路22與所述DSP 主控處理器1連接。
[0035] 從上述描述可知，本實用新型的有益效果在于：通過硬件電路方式的實現(xiàn)，顯著提 高了圖像的處理效率，使其具備實時性；同時又能恢復(fù)信息圖像的并行處理能力；進一步 的，基于FPGA集成忍片的可編程特性，方便了算法升級，又能降低開發(fā)周期和開發(fā)成本。 陽036] 進一步的，所述濾波器電路22包括依次連接的多相分解模塊221和算法模塊222 ; 所述多相分解模塊221與所述像素數(shù)據(jù)處理器21連接。
[0037] 由上述描述可知，采用多相濾波結(jié)構(gòu)，能夠降低濾波器的采樣率，優(yōu)化濾波器實現(xiàn) 結(jié)構(gòu)，有效降低零級像抑制電路的數(shù)據(jù)運算量，提高運算效率，W及系統(tǒng)信號處理的實時 性。
[0038] 進一步的，所述算法模塊222包括依次連接的分布式算法單元2221和求和單元 2222;所述分布式算法單元2221與所述多相分解模塊221連接，所述求和單元2222與所述 DSP主控處理器1連接。
[0039] 由上述描述可知，采用分布式算法值A(chǔ))實現(xiàn)多相分解后各組數(shù)據(jù)與相應(yīng)濾波器 系數(shù)乘積和計算；有效減少硬件電路規(guī)模，提高靈活性。
[0040] 進一步的，所述像素數(shù)據(jù)處理器21包括依次連接的串入并出模塊211和像素數(shù)據(jù) 刷新模塊212;所述串入并出模塊211與所述緩沖存儲器23連接；所述像素數(shù)據(jù)刷新模塊 212與濾波器電路22連接。
[0041] 由上述描述可知，串入并出模塊211實現(xiàn)了全息圖像像素數(shù)據(jù)的一維轉(zhuǎn)二維；像 素數(shù)據(jù)刷新模塊212實現(xiàn)了像素數(shù)據(jù)的同步刷新，獲取R*R階全息圖像像素數(shù)據(jù)。
[0042] 進一步的，所述緩沖存儲器23為FIFO列隊存儲器。
[0043] 由上述描述可知，所述緩沖存儲器23實現(xiàn)將DSP主控處理器1模塊傳送過來的數(shù) 字全息圖像數(shù)據(jù)的緩存，而先入先出隊列的方式又能提高數(shù)據(jù)緩存的效率，有助于像素數(shù) 據(jù)處理器21的處理。
[0044] 進一步的，所述可編程集成忍片2為FPGA集成忍片。
[0045] 請參照圖1至圖3,本實用新型的實施例為：
[0046] 一種數(shù)字全息圖的處理電路，包括依次連接的圖像傳感器CCD3、DSP主控處理器1 和零級像抑制電路；所述零級像抑制電路包括與DSP主控處理器1連接的FPGA集成忍片； 所述FPGA集成忍片上集成有依次連接的緩沖存儲器23、像素數(shù)據(jù)處理器21和濾波器電路 22 ;所述緩沖存儲器23的輸入端和所述濾波器電路22的輸出端分別與DSP主控處理器1 連接。
[0047] 所述像素數(shù)據(jù)處理器21包括依次連接的串入并出模塊211和像素數(shù)據(jù)刷新模塊 212 ;所述串入并出模塊211與所述緩沖存儲器23連接；所述像素數(shù)據(jù)刷新模塊212與濾波 器電路22連接；
[0048] 所述濾波器電路22包括依次連接的多相分解模塊221、算法模塊222和輸出模塊； 所述多相分解模塊221與所述像素數(shù)據(jù)處