異構(gòu)多源高速數(shù)據(jù)交換適配裝置的制造方法
【專利摘要】本發(fā)明公開了一種異構(gòu)多源高速數(shù)據(jù)交換適配裝置。其中，處理器至少包括第一和第二高速收發(fā)器，且用于在第一高速收發(fā)器接收數(shù)據(jù)包的情況下，根據(jù)第一高速收發(fā)器和第二高速收發(fā)器之間的地址映射關(guān)系，觸發(fā)第二高速收發(fā)器向第一高速收發(fā)器讀取數(shù)據(jù)包，并對數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)；第一連接器與第一高速收發(fā)器電連接；第二連接器與第二高速收發(fā)器電連接；第一接口子卡與第一連接器電連接，并用于接收數(shù)據(jù)包并將數(shù)據(jù)包經(jīng)第一連接器傳輸至第一高速收發(fā)器；第二接口子卡與第二連接器電連接，并用于接收經(jīng)由第二高速收發(fā)器和第二連接器轉(zhuǎn)發(fā)來的數(shù)據(jù)包。由此，解決了高性能計算平臺中多種不同協(xié)議高速網(wǎng)絡(luò)之間通信的技術(shù)問題。
【專利說明】
異構(gòu)多源高速數(shù)據(jù)交換適配裝置
技術(shù)領(lǐng)域
[0001] 本發(fā)明實施例涉及高性能計算系統(tǒng)技術(shù)領(lǐng)域，尤其是涉及一種異構(gòu)多源高速數(shù)據(jù) 交換適配裝置。
【背景技術(shù)】
[0002] 為了滿足日益增長的應(yīng)用需求，高性能計算系統(tǒng)規(guī)模不斷擴大。隨著系統(tǒng)規(guī)模的 增大，互聯(lián)網(wǎng)絡(luò)的性能越發(fā)成為系統(tǒng)性能提升的瓶頸。在一個大系統(tǒng)中，互連網(wǎng)絡(luò)按功能又 可分為計算節(jié)點互連網(wǎng)絡(luò)、存儲節(jié)點互連網(wǎng)絡(luò)、管控節(jié)點互連網(wǎng)絡(luò)等。由于其功能需求不 同，并且受限于商業(yè)標(biāo)準(zhǔn)化產(chǎn)品，通常采用不同的網(wǎng)絡(luò)協(xié)議。存儲節(jié)點間通常采用 InfiniBand或者以太網(wǎng)互連。計算節(jié)點間的互連除采用InfiniBand之外，還可采用諸多定 制高速協(xié)議，如富士通的tofu互連等。那么，存儲節(jié)點與計算節(jié)點之間的通信、不同互連網(wǎng) 絡(luò)間計算節(jié)點的通信均可能存在高速協(xié)議轉(zhuǎn)換的問題。
[0003] 目前，高速協(xié)議轉(zhuǎn)換通常有以下幾種解決方法：一，直接購買商用高速協(xié)議轉(zhuǎn)換 卡，如1]1；1^1111^11(1-?(]16卡、萬兆網(wǎng)-?(]16卡等，其不足在于接口形式單一，并且可選的協(xié)議 轉(zhuǎn)換類型受限;二，選用1C廠商的協(xié)議轉(zhuǎn)換芯片如RapidlO-PCIe橋芯片，進(jìn)行自主的板卡級 設(shè)計，其不足在于設(shè)計周期長、成本高;三，選用處理器進(jìn)行不同協(xié)議的包的解析與轉(zhuǎn)發(fā)。上 述已有解決方法的最大不足在于不夠靈活，無法同時滿足高性能計算平臺中多種不同協(xié)議 高速網(wǎng)絡(luò)之間通信需求。
[0004] FPGA(Field_Programmable Gate Array)是一種可編程邏輯器件，具有豐富的邏 輯資源和高速收發(fā)器資源。本申請發(fā)明人考慮到將FPGA的靈活可配置性與高性能計算平臺 中多種不同協(xié)議高速網(wǎng)絡(luò)之間的通信問題相結(jié)合。
[0005] 有鑒于此，特提出本發(fā)明。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明實施例的主要目的在于提供一種異構(gòu)多源高速數(shù)據(jù)交換適配裝置，以至少 部分地解決高性能計算平臺中多種不同協(xié)議高速網(wǎng)絡(luò)之間通信的技術(shù)問題。
[0007] 為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面，提供了以下技術(shù)方案：
[0008] -種異構(gòu)多源高速數(shù)據(jù)交換適配裝置，所述裝置至少包括：
[0009] 處理器，至少包括第一高速收發(fā)器和第二高速收發(fā)器，且用于在所述第一高速收 發(fā)器接收數(shù)據(jù)包的情況下，根據(jù)所述第一高速收發(fā)器和所述第二高速收發(fā)器之間的地址映 射關(guān)系，觸發(fā)所述第二高速收發(fā)器向所述第一高速收發(fā)器讀取所述數(shù)據(jù)包，并對所述數(shù)據(jù) 包進(jìn)行轉(zhuǎn)發(fā)；
[001 0]第一連接器，與所述第一高速收發(fā)器電連接；
[0011] 第二連接器，與所述第二高速收發(fā)器電連接；
[0012] 第一接口子卡，與所述第一連接器電連接，并用于接收所述數(shù)據(jù)包并將所述數(shù)據(jù) 包經(jīng)所述第一連接器傳輸至所述第一高速收發(fā)器；
[0013] 第二接口子卡，與所述第二連接器電連接，并用于接收經(jīng)由所述第二高速收發(fā)器 和所述第二連接器轉(zhuǎn)發(fā)來的所述數(shù)據(jù)包。
[0014] 與現(xiàn)有技術(shù)相比，上述技術(shù)方案至少具有以下有益效果：
[0015] 本發(fā)明實施例通過設(shè)置包括第一高速收發(fā)器和第二高速收發(fā)器的處理器、第一和 第二連接器以及第一和第二接口子卡，在第一高速收發(fā)器接收數(shù)據(jù)包的情況下，根據(jù)第一 高速收發(fā)器和第二高速收發(fā)器之間的地址映射關(guān)系，觸發(fā)第二高速收發(fā)器向第一高速收發(fā) 器讀取數(shù)據(jù)包，并對數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)，從而解決了高性能計算平臺中多種不同協(xié)議高速網(wǎng) 絡(luò)之間的通信問題，具有使用硬件資源少、支持的高速接口協(xié)議種類多、通用性強、性價比 高、配置靈活以及數(shù)據(jù)帶寬高的優(yōu)點。
【附圖說明】
[0016] 圖1為根據(jù)一示例性實施例示出的異構(gòu)多源高速數(shù)據(jù)交換適配裝置的結(jié)構(gòu)示意 圖；
[0017] 圖2為根據(jù)一示例性實施例示出的一片F(xiàn)PGA與連接器的連接示意圖；
[0018] 圖3為根據(jù)一示例性實施例示出的處理器內(nèi)部結(jié)構(gòu)示意圖；
[0019] 圖4為根據(jù)一示例性實施例示出的通過異構(gòu)多源高速數(shù)據(jù)交換適配裝置來實現(xiàn) SRI0和萬兆以太網(wǎng)之間數(shù)據(jù)交換的示意圖；
[0020] 圖5為根據(jù)一示例性實施例示出的通過異構(gòu)多源高速數(shù)據(jù)交換適配裝置來實現(xiàn)基 于SRI0的交換網(wǎng)絡(luò)和基于lOGbE的交換網(wǎng)絡(luò)之間數(shù)據(jù)交換的示意圖。
【具體實施方式】
[0021] 下面結(jié)合附圖以及具體實施例對本發(fā)明實施例解決的技術(shù)問題、所采用的技術(shù)方 案以及實現(xiàn)的技術(shù)效果進(jìn)行清楚、完整的描述。顯然，所描述的實施例僅僅是本申請的一部 分實施例，并不是全部實施例?；诒旧暾堉械膶嵤├绢I(lǐng)域普通技術(shù)人員在不付出創(chuàng)造 性勞動的前提下，所獲的所有其它等同或明顯變型的實施例均落在本發(fā)明的保護范圍內(nèi)。 本發(fā)明實施例可以按照權(quán)利要求中限定和涵蓋的多種不同方式來具體化。
[0022] 需要說明的是，本發(fā)明的說明書和權(quán)利要求書及上述附圖中的術(shù)語"第一"、"第 二"等是用于區(qū)別類似的對象，而不必用于描述特定的順序或先后次序。應(yīng)該理解這樣使用 的數(shù)據(jù)在適當(dāng)情況下可以互換，以便這里描述的本發(fā)明的實施例能夠以除了在這里圖示或 描述的那些以外的順序?qū)嵤?。此外，術(shù)語"包括"以及他的任何變形，意圖在于覆蓋不排他的 包含，例如，包含了一系列步驟或單元的過程、方法、系統(tǒng)、產(chǎn)品或設(shè)備不必限于清楚地列出 的那些步驟或單元，而是可包括沒有清楚地列出的或?qū)τ谶@些過程、方法、產(chǎn)品或設(shè)備固有 的其它步驟或單元。
[0023] 還需要說明的是，本申請中的實施例及其技術(shù)特征在不沖突的情況下可以進(jìn)行組 合和或拆分而構(gòu)成技術(shù)方案。
[0024] 圖1示例性的示出了一種異構(gòu)多源高速數(shù)據(jù)交換適配裝置10。如圖1所示，該裝置 10包括處理器11、第一和第二連接器12,13和第一和第二接口子卡14,15。其中，處理器至少 包括第一高速收發(fā)器112和第二高速收發(fā)器114，且用于在第一高速收發(fā)器112接收數(shù)據(jù)包 的情況下，根據(jù)第一高速收發(fā)器112和第二高速收發(fā)器114之間的地址映射關(guān)系，觸發(fā)第二 高速收發(fā)器114向第一高速收發(fā)器112讀取數(shù)據(jù)包，并對數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)。第一連接器12與 第一高速收發(fā)器112電連接。第二連接器13與第二高速收發(fā)器114電連接。第一接口子卡14 與第一連接器12電連接，并用于接收數(shù)據(jù)包并將數(shù)據(jù)包經(jīng)第一連接器12傳輸至第一高速收 發(fā)器112。第二接口子卡15與第二連接器13電連接，并用于接收經(jīng)由第二高速收發(fā)器114和 第二連接器13轉(zhuǎn)發(fā)來的數(shù)據(jù)包。
[0025]通過本發(fā)明實施例解決了高性能計算平臺中多種不同協(xié)議高速網(wǎng)絡(luò)之間的通信 問題;并具有配置靈活、數(shù)據(jù)帶寬高的優(yōu)點。
[0026]本領(lǐng)域技術(shù)人員可以理解，上述異構(gòu)多源高速數(shù)據(jù)交換適配裝置還包括一些其他 公知結(jié)構(gòu)，例如電源模塊、時鐘模塊、RAM等，為了不必要地模糊本公開的實施例，這些公知 的結(jié)構(gòu)未在圖1中示出。
[0027]應(yīng)該理解，圖1中的處理器、連接器和接口子卡及高速收發(fā)器的數(shù)量僅僅是示意性 的。根據(jù)實際需要，可以具有任意數(shù)量的處理器、連接器和接口子卡及高速收發(fā)器。
[0028] 在一個可選的實施例中，上述處理器還可以包括控制器和路由模塊，并且第一高 速收發(fā)器包括第一接口、第一接收FIFO及第一發(fā)送FIFO;第二高速收發(fā)器包括第二接口、第 二接收FIFO及第二發(fā)送FIFO。其中，第一接口用于接收數(shù)據(jù)包，且對數(shù)據(jù)包進(jìn)行解析，并將 數(shù)據(jù)包存入第一接收FIFO,以及將源ID號和目的ID號或者源MAC地址和目的MAC地址或者源 IP地址和目的IP地址發(fā)送給控制器。路由模塊用于存儲第一接口和第二接口之間的地址映 射關(guān)系，以供控制器進(jìn)行地址查詢?？刂破饔糜诨谠碔D號和目的ID號或者源MAC地址和目 的MAC地址或者源IP地址和目的IP地址，并通過路由模塊存儲的地址映射關(guān)系來確定是否 向第二接口發(fā)送數(shù)據(jù)包，若是，則觸發(fā)第二接口讀取第一接收FIFO中的數(shù)據(jù)，以及將數(shù)據(jù)存 入第二發(fā)送FIFO。第二接口用于根據(jù)控制器接收到的源ID號和目的ID號或者源MAC地址和 目的MAC地址或者源IP地址和目的IP地址，將第二發(fā)送FIFO中存儲的數(shù)據(jù)進(jìn)行組包和發(fā)包。
[0029] 在上述實施例中，處理器包括但不限于FPGA(Field_Programmable Gate Array， 現(xiàn)場可編程邏輯器件）、DSP(Digital Signal Processing，數(shù)字信號處理器)和單片機。處 理器可以支持PCIe、SRI0、XAUI、萬兆以太網(wǎng)、40Gbit以太網(wǎng)、100Gbit以太網(wǎng)等協(xié)議，且均采 用全雙工工作方式。
[0030] 優(yōu)選地，第一高速收發(fā)器和第二高速收發(fā)器可以為GTH型高速收發(fā)器。
[0031] 在上述實施例中，連接器包括但不限于QTH型連接器、FMC型連接器。
[0032]在實際應(yīng)用中，可以設(shè)置4n個高速收發(fā)器為一組(η取正整數(shù)），并將該4n個高速收 發(fā)器連接到同一個連接器上。
[0033]在上述實施例中，解析與組包都是根據(jù)標(biāo)準(zhǔn)協(xié)議進(jìn)行的。
[0034]圖2示例性的示出了一片F(xiàn)PGA與連接器的連接示意圖。其中，假設(shè)FPGA20具有32個 高速收發(fā)器。高速收發(fā)器類型為GTH。每8個高速收發(fā)器為一組，并連接到FMC連接器21，22， 23,24上。
[0035] 在上述實施例中，接口子卡包括但不限于SFP(Small Form-factor Pluggable小 型外形要素可插式)+接口子卡、QSFP(Quad Small Form-factor Pluggable，四通道小型外 形要素可插式)/QSFP+接口子卡、40Gbit以太網(wǎng)PHY子卡、100Gbit以太網(wǎng)PHY子卡。其中，SFP +接口子卡支持萬兆以太網(wǎng)等。QSFP/QSFP+接口子卡支持SRI0(Serial Rapid 10,串行互連 架構(gòu)）、XAUI(Extended Auxi liary Unit Interface，擴展的輔助裝置的接口）、萬兆以太 網(wǎng)等。40Gbit以太網(wǎng)PHY子卡支持40Gbit以太網(wǎng)。100Gbit以太網(wǎng)PHY子卡支持100Gbit以太 網(wǎng)。SRIO通過ID號來識別端口。XAUI通過MAC地址來識別端口。萬兆以太網(wǎng)、40Gbit以太網(wǎng)、 100Gbit以太網(wǎng)通過MAC地址或者IP地址來識別端口。在具體實施過程中，可用查表的方式 實現(xiàn)ID號、MAC地址、IP地址與相應(yīng)端口的匹配。
[0036]通過采用上述技術(shù)方案，能夠?qū)崿F(xiàn)多個高速接口實時數(shù)據(jù)接收、解析以及轉(zhuǎn)發(fā)。只 需選定相應(yīng)的10接口子卡，例化相應(yīng)的網(wǎng)絡(luò)協(xié)議功能模塊，對處理器進(jìn)行配置，即能實現(xiàn)所 需的多個高速網(wǎng)絡(luò)之間的轉(zhuǎn)換。
[0037]圖3示例性地示出了處理器內(nèi)部結(jié)構(gòu)示意圖。其中，處理器包括第一SRI0接口 32、 第二SRI0接口 35、第三SRI0接口 34、萬兆以太網(wǎng)接口 33、控制器30、路由模塊31、接收 卩正0321，331，341，351、發(fā)送卩正0322,332,342,352。
[0038] 其中，SRI0接口采用x4模式。每一個SRI0接口的速度可達(dá)25Gb/s。萬兆以太網(wǎng)接口 占用一個GTH型高速收發(fā)器，速度為10Gb/s。第一 SRI0接口 32、第二SRI0接口 35、第三SRI0接 口 34及萬兆以太網(wǎng)接口 33具有獨立的接收？正0321，331，341，351和發(fā)送？正0322,332,342， 352。接收？正0321，331，341，351和發(fā)送？正0322,332,342,352均包含多個虛擬？1?0，且對應(yīng) 同一接口子卡上不同的接口。
[0039] 控制器通過路由模塊來確定向哪一個接口（例如:第二接口）發(fā)發(fā)數(shù)據(jù)包的工作方 式可以有三種：
[0040] 第一種工作方式為一對一協(xié)議轉(zhuǎn)換規(guī)則。以SRI0接口將接收到的數(shù)據(jù)包向萬兆以 太網(wǎng)接口轉(zhuǎn)發(fā)為例進(jìn)行說明。SRI0接口 0將數(shù)據(jù)轉(zhuǎn)發(fā)至萬兆網(wǎng)接口 0、SRI0接口 1將數(shù)據(jù)轉(zhuǎn)發(fā) 至萬兆網(wǎng)接口 1、……、SRI0接口 5將數(shù)據(jù)轉(zhuǎn)發(fā)至萬兆網(wǎng)接口 5。SRI0協(xié)議采用ID號來識別不 同的端口，并用16bit數(shù)來表示；萬兆網(wǎng)協(xié)議用MAC地址來識別不同的端口，每個MAC地址都 是48bit的。路由表如表一所不。
[0041] 表一：
[0042]
[0043]
[0044] 假如SRI0接口 0收到一個數(shù)據(jù)包，其目的ID是80，源ID是01。
[0045] 控制器通過查找路由表可知，其轉(zhuǎn)換成萬兆網(wǎng)協(xié)議相應(yīng)的目的MAC地址為AA:BB: CC: DD: 80，源MAC地址為AA: BB: CC: DD: 01。然后，控制器觸發(fā)萬兆網(wǎng)口 0對這個數(shù)據(jù)包進(jìn)行轉(zhuǎn) 發(fā)。
[0046] 假如萬兆網(wǎng)接口 0收到一個數(shù)據(jù)包，其目的MAC地址為AA: BB: CC: DD: 21，源MAC地址 為AA:BB:CC:DD:80。
[0047] 控制器通過路由模塊，其轉(zhuǎn)換成SRI0協(xié)議相應(yīng)的目的ID為21，源ID為80。然后，控 制器會觸發(fā)SRI0接口 0對這個數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)。
[0048] 第二種工作方式為:根據(jù)目的地址進(jìn)行轉(zhuǎn)發(fā)，例如：SRI0接口 0接收到的數(shù)據(jù)包可 能被轉(zhuǎn)發(fā)至萬兆網(wǎng)口 〇，也有可能被轉(zhuǎn)發(fā)至萬兆網(wǎng)口 1……或者萬兆網(wǎng)口 7。
[0049]當(dāng)SRI0協(xié)議轉(zhuǎn)換成萬兆網(wǎng)協(xié)議傳輸時，根據(jù)路由表中的萬兆以太網(wǎng)MAC地址表來 選擇目的端口；當(dāng)萬兆網(wǎng)協(xié)議轉(zhuǎn)換成SRI0協(xié)議傳輸時，根據(jù)路由表中的SRIO ID表來選擇目 的端口。其中，每個接口負(fù)責(zé)的目的地址范圍如表二所示。
[0050] 表二：
[0051]
[0052]假如SRI0接口0收到一個數(shù)據(jù)包，其目的ID是80,源ID是01?？刂破魍ㄟ^路由模塊 查找路由表可知，其相應(yīng)的目的MAC地址為AA: BB: CC: DD: 80，源MAC地址為AA: BB: CC: DD: 01， 從而通知萬兆網(wǎng)接口 3對該數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)。
[0053] 假如萬兆網(wǎng)接口 0收到一個數(shù)據(jù)包，其目的MAC地址為AA: BB: CC: DD: 21，源MAC地址 為AA: BB: CC: DD: 80?？刂破魍ㄟ^查找路由表二可知，其相應(yīng)的目的ID為21，源ID為80，從而 控制器觸發(fā)SRI0接口 1對該數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)。
[0054]第三種工作方式為:根據(jù)源地址進(jìn)行轉(zhuǎn)發(fā)。例如：SRI0接口 0接收到的數(shù)據(jù)包可能 被轉(zhuǎn)發(fā)至萬兆網(wǎng)口 〇，也有可能被轉(zhuǎn)發(fā)至萬兆網(wǎng)口 1……或者萬兆網(wǎng)口 7。
[0055]當(dāng)SRI0協(xié)議轉(zhuǎn)換成萬兆網(wǎng)協(xié)議傳輸時，根據(jù)路由表中的SRIO ID表來選擇目的端 口；當(dāng)萬兆網(wǎng)協(xié)議轉(zhuǎn)換成SRI0協(xié)議傳輸時，根據(jù)路由表中的萬兆網(wǎng)MAC地址表來選擇目的端 口。其中，每個接口負(fù)責(zé)的目的地址范圍如表三所示。
[0056] 表三：
[0057]
[0058] 假如SRI0接口 0收到一個數(shù)據(jù)包，其目的ID是80，源ID是01。
[0059] 控制器通過查找路由表三可知，通知萬兆網(wǎng)接口 0對該包進(jìn)行轉(zhuǎn)發(fā)，其相應(yīng)的目的 MAC 地址為 AA: BB: CC: DD: 80，源 MAC 地址為 AA: BB: CC: DD: 01。
[0060] 假如萬兆網(wǎng)接口 0收到一個數(shù)據(jù)包，其目的MAC地址為AA: BB: CC: DD: 21，源MAC地址 為AA:BB:CC:DD:80。
[00611控制器通過查找路由表三可知，通知SRI0接口 2對該包進(jìn)行轉(zhuǎn)發(fā)，其相應(yīng)的目的ID 為21，源ID為80。
[0062]下面以一優(yōu)選實施例，來詳細(xì)說明不同接口之間的轉(zhuǎn)換過程。
[0063]以SRI0協(xié)議轉(zhuǎn)換為萬兆以太網(wǎng)協(xié)議為例，其轉(zhuǎn)換過程可以是：第一SRI0接口 32接 收到數(shù)據(jù)包后，對數(shù)據(jù)包進(jìn)行解析，得到數(shù)據(jù)和路由信息；然后，將解析后的數(shù)據(jù)存入接收 FIF0321。第一 SRI0接口 32將路由信息（其包括源ID號和目的ID號）發(fā)送至控制器30。接著， 控制器30通過路由模塊并根據(jù)源ID號和目的ID號，查找出與源ID號和目的ID號對應(yīng)的源 MAC地址和目的MAC地址及萬兆以太網(wǎng)接口 33?？刂破鞑樵?nèi)f兆以太網(wǎng)接口 33是否準(zhǔn)備好， 若沒有準(zhǔn)備好，則一直進(jìn)行查詢;若準(zhǔn)備好，則控制器將源MAC地址和目的MAC地址發(fā)送至萬 兆以太網(wǎng)接口 33,并觸發(fā)萬兆以太網(wǎng)接口去讀取第一 SRI0接口 32的接收FIF0321中的數(shù)據(jù)， 并存入萬兆以太網(wǎng)接口 33的發(fā)送FIF0332。最后，萬兆以太網(wǎng)接口 33根據(jù)源MAC地址和目的 MAC地址對數(shù)據(jù)進(jìn)行組包和發(fā)包。
[0064]圖4示例性地示出了通過本發(fā)明實施例提供的異構(gòu)多源高速數(shù)據(jù)交換適配裝置來 實現(xiàn)SRI0和萬兆以太網(wǎng)之間的數(shù)據(jù)交換。
[0065] 這里，將單個異構(gòu)多源高速數(shù)據(jù)交換適配裝置稱作NIC(Network Interface Card) AIC40上有多個SRI0端口和多個萬兆以太網(wǎng)端口。NIC40上的SRI0端口接入到基于 SRI0的交換網(wǎng)絡(luò)41中?；赟RI0的交換網(wǎng)絡(luò)41將各個計算節(jié)點42互連。NIC40上的萬兆以太 網(wǎng)端口連接存儲服務(wù)器43。本實施例中，存儲服務(wù)器43用于存儲各個計算節(jié)點42的計算結(jié) 果。NIC40實現(xiàn)了 SRI0和萬兆以太網(wǎng)之間的協(xié)議轉(zhuǎn)換，能夠?qū)崿F(xiàn)各個計算節(jié)點與存儲服務(wù)器 之間高速實時通信，避免了額外的交換網(wǎng)絡(luò)開銷。
[0066]在系統(tǒng)規(guī)模非常大的高性能計算應(yīng)用中，不同交換網(wǎng)絡(luò)之間的數(shù)據(jù)交換帶寬也是 極大的。對此，本發(fā)明實施例可以實現(xiàn)基于SRI0的交換網(wǎng)絡(luò)和基于lOGbE的交換網(wǎng)絡(luò)之間的 數(shù)據(jù)交換，如圖5所示。通過NIOKNIC1……NICn(n取正整數(shù))實現(xiàn)了基于SRI0的交換網(wǎng)絡(luò)51 和基于lOGbE的交換網(wǎng)絡(luò)52之間的轉(zhuǎn)換?；赟RI0的交換網(wǎng)絡(luò)51與計算節(jié)點53相連。基于 lOGbE的交換網(wǎng)絡(luò)52與存儲節(jié)點54相連。從而，實現(xiàn)了計算節(jié)點53與存儲節(jié)點54之間的數(shù)據(jù) 通信。基于SRI0的交換網(wǎng)絡(luò)基于SRI0的交換網(wǎng)絡(luò)51和基于lOGbE(諸如萬兆以太網(wǎng)）的交換 網(wǎng)絡(luò)52之間數(shù)據(jù)通信效率依賴于NIC50。可通過配置η個NIC50來滿足系統(tǒng)帶寬需求。
[0067] 在實際應(yīng)用中，若需要實現(xiàn)任意多個高速協(xié)議(例如:SRI0、萬兆網(wǎng)、PCIe、XAUI等） 之間的協(xié)議轉(zhuǎn)換；則需要在處理器上接上相應(yīng)的接口子卡，并給處理器配置相應(yīng)的SRI0、萬 兆網(wǎng)、PCIe、XAUI等協(xié)議的底層固件，從而實現(xiàn)高速協(xié)議之間的轉(zhuǎn)換。通過配置多個接口子 卡，本發(fā)明實施例能夠有效地提高數(shù)據(jù)交換總吞吐量(也即數(shù)據(jù)帶寬高）。
[0068]本發(fā)明并不限于上述實施方式，在不背離本發(fā)明實質(zhì)內(nèi)容的情況下，本領(lǐng)域普通 技術(shù)人員可以想到的任何變形、改進(jìn)或替換均落入本發(fā)明的保護范圍。
【主權(quán)項】
1. 一種異構(gòu)多源高速數(shù)據(jù)交換適配裝置，其特征在于，所述裝置至少包括： 處理器，至少包括第一高速收發(fā)器和第二高速收發(fā)器，且用于在所述第一高速收發(fā)器 接收數(shù)據(jù)包的情況下，根據(jù)所述第一高速收發(fā)器和所述第二高速收發(fā)器之間的地址映射關(guān) 系，觸發(fā)所述第二高速收發(fā)器向所述第一高速收發(fā)器讀取所述數(shù)據(jù)包，并對所述數(shù)據(jù)包進(jìn) 行轉(zhuǎn)發(fā)； 第一連接器，與所述第一高速收發(fā)器電連接； 第二連接器，與所述第二高速收發(fā)器電連接； 第一接口子卡，與所述第一連接器電連接，并用于接收所述數(shù)據(jù)包并將所述數(shù)據(jù)包經(jīng) 所述第一連接器傳輸至所述第一高速收發(fā)器； 第二接口子卡，與所述第二連接器電連接，并用于接收經(jīng)由所述第二高速收發(fā)器和所 述第二連接器轉(zhuǎn)發(fā)來的所述數(shù)據(jù)包。2. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述處理器還包括控制器和路由模塊，所 述第一高速收發(fā)器包括第一接口、第一接收FIFO及第一發(fā)送FIFO;所述第二高速收發(fā)器包 括第二接口、第二接收FIFO及第二發(fā)送FIFO;其中： 所述第一接口，用于接收所述數(shù)據(jù)包，且對所述數(shù)據(jù)包進(jìn)行解析，并將所述數(shù)據(jù)包存入 所述第一接收FIFO,以及將源ID號和目的ID號或者源MAC地址和目的MAC地址或者源IP地址 和目的IP地址發(fā)送給控制器； 所述路由模塊，用于存儲所述第一接口和所述第二接口之間的地址映射關(guān)系，以供所 述控制器進(jìn)行地址查詢； 所述控制器，用于基于所述源ID號和目的ID號或者源MAC地址和目的MAC地址或者源IP 地址和目的IP地址，并通過所述路由模塊存儲的所述地址映射關(guān)系來確定是否向所述第二 接口發(fā)送所述數(shù)據(jù)包，若是，則觸發(fā)所述第二接口讀取所述第一接收FIFO中的數(shù)據(jù)，以及將 所述數(shù)據(jù)存入所述第二發(fā)送FIFO; 所述第二接口，用于根據(jù)所述控制器接收到的所述源ID號和目的ID號或者源MAC地址 和目的MAC地址或者源IP地址和目的IP地址，將所述第二發(fā)送FIFO中存儲的所述數(shù)據(jù)進(jìn)行 組包和發(fā)包。3. 根據(jù)權(quán)利要求1或2所述的裝置，其特征在于，所述處理器為FPGA。4. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述控制器還用于根據(jù)一對一協(xié)議轉(zhuǎn)換規(guī) 則或者目的地址或者源地址來確定是否向所述第二接口發(fā)送所述數(shù)據(jù)包。
【文檔編號】H04L29/06GK105933219SQ201610210537
【公開日】2016年9月7日
【申請日】2016年4月6日
【發(fā)明人】舒琳, 蒿杰, 趙良田, 穆敬彬, 馮卉, 宋亞芳, 范秋香, 李程程, 張忠紅
【申請人】中國科學(xué)院自動化研究所