一種vga信號矯正器及信號矯正方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及視頻信號處理領(lǐng)域，具體的說是涉及一種VGA信號矯正器及信號矯正方法。
【背景技術(shù)】
[0002]VGA信號在經(jīng)過長距離傳輸后，其行場信息會嚴(yán)重失真，導(dǎo)致模數(shù)采樣后的視頻數(shù)據(jù)存在失真，從而導(dǎo)致后級設(shè)備無法自動矯正視頻圖像；同時，VGA信號在長距離傳輸后還會產(chǎn)生嚴(yán)重的水波紋問題；另VGA信號在過VGA矩陣也會產(chǎn)生行場偏移的情況，上述這些問題嚴(yán)重困擾著本領(lǐng)域的施工人員和系統(tǒng)設(shè)計人員，因此如何有效克服VGA信號在長距離傳輸后的VGA信號失真問題，特別是行場偏移，成為本領(lǐng)域一個新的研究重點(diǎn)。

【發(fā)明內(nèi)容】

[0003]鑒于已有技術(shù)存在的缺陷，本發(fā)明的目的是要提供一種VGA信號矯正器，該VGA信號矯正器能夠使得VGA信號在經(jīng)過長距離傳輸后自動矯正圖像，以保證經(jīng)過VGA矩陣后可以輸出正確的圖像數(shù)據(jù)。
[0004]為了實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案:
[0005]—種VGA信號矯正器，其特征在于:
[0006]包括輸入采集模塊、FPGA芯片電路以及與所述FPGA芯片電路相連接的數(shù)模轉(zhuǎn)換輸出接口；
[0007]所述輸入采集模塊，用以對接收到的VGA信號進(jìn)行AD數(shù)據(jù)采集，并將采樣數(shù)據(jù)發(fā)送至FPGA芯片電路，所述采樣數(shù)據(jù)包括采集到的RGB信號、行信號H1、場信號Vl以及時鐘信號CLKl ；
[0008]所述FPGA芯片電路包括數(shù)據(jù)統(tǒng)計模塊，數(shù)據(jù)分析模塊、幀存儲模塊以及行場重建輸出模塊;所述數(shù)據(jù)統(tǒng)計模塊連接所述輸入采集模塊;所述數(shù)據(jù)分析模塊連接所述數(shù)據(jù)統(tǒng)計模塊;所述行場重建輸出模塊分別連接所述幀存儲模塊以及數(shù)模轉(zhuǎn)換輸出接口 ；其中，所述數(shù)據(jù)統(tǒng)計模塊接收所述采樣數(shù)據(jù)，基于時鐘信號CLKl對所述采樣數(shù)據(jù)中的行信號Hl進(jìn)行權(quán)重采集并存儲;所述數(shù)據(jù)分析模塊讀取所述數(shù)據(jù)統(tǒng)計模塊存儲權(quán)重采集后的視頻數(shù)據(jù)，獲得視頻有效行數(shù)據(jù);所述幀存儲模塊根據(jù)數(shù)據(jù)分析模塊得到的視頻有效行數(shù)據(jù)將視頻數(shù)據(jù)裁剪為若干幀圖像數(shù)據(jù)，并將各幀圖像數(shù)據(jù)按照以行起始的方式進(jìn)行存儲，存儲周期按照輸入采集模塊提供的CLKl時鐘設(shè)定;所述行場重建輸出模塊基于與所述輸入采集模塊一致的采樣頻率信息以及時鐘信號CLK2將各幀圖像數(shù)據(jù)重建為行信號H2和場信號V2的視頻信號。
[0009]進(jìn)一步的，所述輸入采集模塊包括數(shù)模轉(zhuǎn)換器、M⑶主控制器以及時鐘芯片;所述數(shù)模轉(zhuǎn)換器連接M⑶主控制器，用以對接收到的VGA信號進(jìn)行AD數(shù)據(jù)采集;所述MCU主控制器連接所述數(shù)模轉(zhuǎn)換器，用以對數(shù)模轉(zhuǎn)換器進(jìn)行初始化并將采樣數(shù)據(jù)發(fā)送至FPGA芯片電路；所述時鐘芯片實(shí)時向FPGA芯片電路發(fā)送時鐘信號CLK2。
[0010]進(jìn)一步的，所述輸入采集模塊與所述FPGA芯片電路通過串行通信總線進(jìn)行通信，優(yōu)選采用12C總線。
[0011]進(jìn)一步的，所述數(shù)據(jù)統(tǒng)計模塊的權(quán)重采集過程是指基于時鐘信號CLKl，以所述采樣數(shù)據(jù)中的行信號Hl為處理對象，對行信號Hl的每一行行數(shù)據(jù)均進(jìn)行如下處理:調(diào)用上一次權(quán)重計算后存儲的數(shù)據(jù)(讀取FPGA內(nèi)部存儲單元-雙口 RAM中上一次的存儲的行數(shù)據(jù))作為本次計算的基數(shù)，并按照下述公式進(jìn)行權(quán)重計算:本次權(quán)重計算后存儲的行數(shù)據(jù)Y權(quán)=A*Yi+B*Y1+1，其中，Y1為上一次權(quán)重計算后存儲的行數(shù)據(jù)值，Y1+1為本次采集行信號Hl的行數(shù)據(jù)，Α、Β為權(quán)重占比值，具體權(quán)重占比值由設(shè)計者依據(jù)經(jīng)驗(yàn)在平衡計算速度與誤判率之間自行設(shè)定；同時將權(quán)重計算后的行數(shù)據(jù)再次存儲到FPGA內(nèi)建立的雙口 RAM中，以備下一次權(quán)重計算調(diào)用。優(yōu)選的，所述A為127/128，Β為1/128，即權(quán)重計算公式為Y權(quán)=127/128*Yi+l/128*Yi+i0
[0012]需要說明是，默認(rèn)初次采集的行信號Hl的行數(shù)據(jù)即為經(jīng)過第一次進(jìn)行權(quán)重計算后存儲的行數(shù)據(jù)。
[0013]所述數(shù)據(jù)統(tǒng)計模塊權(quán)重采樣頻率按照每一行行信號Hl出現(xiàn)高電平跳變?yōu)榛鶞?zhǔn)。
[0014]所述數(shù)據(jù)分析模塊獲得視頻有效行數(shù)據(jù)過程:以與行信號Hl對應(yīng)的場信號Vl中數(shù)據(jù)消隱區(qū)時間段為掃描時間，讀取經(jīng)權(quán)重采集處理后存儲的行數(shù)據(jù)，分析并查找數(shù)據(jù)統(tǒng)計模塊統(tǒng)計后的各個行數(shù)據(jù)相對于預(yù)設(shè)定行位置閥值的變化對應(yīng)行信號的位置特定點(diǎn)，并按照數(shù)學(xué)中排列組合方式遍歷所有的位置特定點(diǎn)對應(yīng)的所有可能的占空比，將各個占空比分別與預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行比對，得到與最接近預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)占空比對應(yīng)的位置特定點(diǎn)，則確認(rèn)該位置特定點(diǎn)為視頻有效起始點(diǎn)和有效終止點(diǎn)，即確認(rèn)為視頻有效行數(shù)據(jù);所述位置特定點(diǎn)是各個行數(shù)據(jù)指相對于預(yù)設(shè)定行位置閥值的行位置上升突變幅度和行位置下降突變幅度，查找上升突變幅度信息的目的在于查找視頻數(shù)據(jù)有效起始點(diǎn)，查找下降突變幅度信息的目的在于查找視頻數(shù)據(jù)有效終止點(diǎn)。
[0015]同時如果得到與最接近預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)占空比大于預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)，說明此分辨率采集錯誤，此時控制輸入采集模塊，重配采樣率參數(shù)。
[0016]優(yōu)選的，所述幀存儲模塊連接外置DDR3內(nèi)存芯片，將所述各圖像數(shù)據(jù)按照以行起始的方式，存儲周期按照輸入采集模塊提供的CLKl時鐘存儲到所述DDR3內(nèi)存芯片上。
[0017]優(yōu)選的，所述幀存儲模塊能夠按照所述行場重建輸出模塊的數(shù)據(jù)需求信息速度，順次讀取DDR3內(nèi)存芯片內(nèi)的各幀圖像數(shù)據(jù)并存儲到分別連接所述幀存儲模塊與行場重建輸出模塊的FIFO通道中，所述數(shù)據(jù)需求信息速度由視頻輸出所預(yù)設(shè)的視頻數(shù)據(jù)的速度確定。
[0018]本發(fā)明還要提供一種VGA信號矯正方法，其特征在于:
[0019]包括如下步驟
[0020]S1、對接收到的VGA信號進(jìn)行AD數(shù)據(jù)采集，獲得對應(yīng)的采樣數(shù)據(jù)，同時通過時鐘芯片獲得進(jìn)行AD數(shù)據(jù)采集時的時鐘信號CLK2;所述采樣數(shù)據(jù)包括采集到的RGB信號、行信號Hl、場信號Vl以及時鐘信號CLKl;
[0021]S2、基于時鐘信號CLKl對所述采樣數(shù)據(jù)中的行信號Hl進(jìn)行權(quán)重采集并存儲；
[0022]S3、讀取權(quán)重采集后的視頻數(shù)據(jù)，獲得視頻有效行數(shù)據(jù)；
[0023]S4、基于視頻有效行數(shù)據(jù)將視頻數(shù)據(jù)裁剪為若干幀圖像數(shù)據(jù)，并將各幀圖像數(shù)據(jù)按照以行起始的方式進(jìn)行存儲，存儲周期按照SI步驟中采集到的CLKl時鐘設(shè)定；
[0024]S5、基于與所述SI步驟中一致的采樣頻率信息以及時鐘信號CLK2將各幀圖像數(shù)據(jù)重建為行信號H2和場信號V2的視頻信號。
[0025]進(jìn)一步的，所述SI通過輸入采集模塊實(shí)現(xiàn)，所述輸入采集模塊包括數(shù)模轉(zhuǎn)換器、MCU主控制器以及時鐘芯片;所述數(shù)模轉(zhuǎn)換器連接MCU主控制器，用以對接收到的VGA信號進(jìn)行AD數(shù)據(jù)采集;所述MCU主控制器連接所述數(shù)模轉(zhuǎn)換器，用以對數(shù)模轉(zhuǎn)換器進(jìn)行初始化并將采樣數(shù)據(jù)發(fā)送至FPGA芯片電路；所述時鐘芯片實(shí)時向FPGA芯片電路發(fā)送時鐘信號CLK2。
[0026]進(jìn)一步的，所述權(quán)重采集過程是指基于時鐘信號CLKl，以所述采樣數(shù)據(jù)中的行信號Hl為處理對象，對行信號Hl的每一行行數(shù)據(jù)均進(jìn)行如下處理:調(diào)用上一次權(quán)重計算后存儲的數(shù)據(jù)(讀取FPGA內(nèi)部存儲單元-雙口 RAM中上一次的存儲的行數(shù)據(jù))作為本次計算的基數(shù)，并按照下述公式進(jìn)行權(quán)重計算:本次權(quán)重計算后存儲的行數(shù)據(jù)Y權(quán)=A-YAB-Yw，其中，Y1為上一次權(quán)重計算后存儲的行數(shù)據(jù)值，Y1+1為本次采集行信號Hl的行數(shù)據(jù)，A、B為權(quán)重占比值，具體權(quán)重占比值由設(shè)計者依據(jù)經(jīng)驗(yàn)在平衡計算速度與誤判率之間自行設(shè)定；需要說明是，默認(rèn)初次采集的行信號Hl的行數(shù)據(jù)即為經(jīng)過第一次進(jìn)行權(quán)重計算后存儲的行數(shù)據(jù)。
[0027]同時將權(quán)重計算后的行數(shù)據(jù)再次存儲到FPGA內(nèi)建立的雙口RAM中，以備下一次權(quán)重計算調(diào)用。優(yōu)選的，所述A為127/128，8為1/128，即權(quán)重計算公式為￥權(quán)=127/128*￥41/128*Yi+1
[0028]所述權(quán)重采集過程的權(quán)重采樣頻率按照每一行行信號Hl出現(xiàn)高電平跳變?yōu)榛鶞?zhǔn)。
[0029]所述獲得視頻有效行數(shù)據(jù)過程:以與行信號Hl對應(yīng)的場信號Vl中數(shù)據(jù)消隱區(qū)時間段為掃描時間，讀取經(jīng)權(quán)重采集處理后存儲的行數(shù)據(jù)，分析并查找數(shù)據(jù)統(tǒng)計模塊統(tǒng)計后的各個行數(shù)據(jù)相對于預(yù)設(shè)定行位置閥值的變化對應(yīng)行信號的位置特定點(diǎn)，并按照數(shù)學(xué)中排列組合方式遍歷所有的位置特定點(diǎn)對應(yīng)的所有可能的占空比，將各個占空比分別與預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行比對，得到與最接近預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)占空比對應(yīng)的位置特定點(diǎn)，則確認(rèn)該位置特定點(diǎn)為視頻有效起始點(diǎn)和有效終止點(diǎn)，即確認(rèn)為視頻有效行數(shù)據(jù);所述位置特定點(diǎn)是各個行數(shù)據(jù)指相對于預(yù)設(shè)定行位置閥值的行位置上升突變幅度和行位置下降突變幅度，查找上升突變幅度信息的目的在于查找視頻數(shù)據(jù)有效起始點(diǎn)，查找下降突變幅度信息的目的在于查找視頻數(shù)據(jù)有效終止點(diǎn)。
[0030]同時如果得到與最接近預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)占空比大于預(yù)設(shè)標(biāo)準(zhǔn)數(shù)據(jù)，說明此分辨