控制器區(qū)域網(wǎng)絡(luò)總線驅(qū)動器及用于控制所述驅(qū)動器的方法
【專利說明】控制器區(qū)域網(wǎng)絡(luò)總線驅(qū)動器及用于控制所述驅(qū)動器的方法
[0001]相關(guān)串請案的交叉參考
[0002]本申請案基于且主張2014年9月26日申請的第62/056，240號美國臨時申請案的優(yōu)先權(quán)，其由本發(fā)明的發(fā)明者轉(zhuǎn)讓給本發(fā)明的受讓人且以引用的方式并入本文中。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及控制器區(qū)域網(wǎng)絡(luò)(CAN)總線傳輸器，且特定來說，涉及減少共模波動的總線驅(qū)動器。
【背景技術(shù)】
[0004]控制器區(qū)域網(wǎng)絡(luò)(CAN)總線標準ISO 11898經(jīng)設(shè)計以允許裝置使用2線總線彼此通信。ISO 11898標準以引用的方式并入本文中?？偩€上的數(shù)據(jù)信號是差分的，因此任何共模信號被理想地廢止。所述標準主要應(yīng)用于車輛中的通信，且可在總線上通信的裝置的實例包含發(fā)動機控制單元、動力轉(zhuǎn)向控制單元、安全氣囊控制單元、音頻系統(tǒng)控制單元、電動車窗控制單元等等。CAN總線標準也可應(yīng)用于工業(yè)環(huán)境(例如，機械手控制單元)、娛樂環(huán)境(例如，視頻游戲控制單元)及其它環(huán)境。
[0005]各種控制單元通常產(chǎn)生并行數(shù)據(jù)，且所述數(shù)據(jù)根據(jù)協(xié)議被封裝在幀中且作為差分位信號在總線上串行傳輸。由所述標準指定沖突及仲裁規(guī)則。
[0006]本發(fā)明僅處理CAN中的總線驅(qū)動器(傳輸器)，其通常耦合到雙絞線。
[0007]圖1說明用于接收線12上的串行數(shù)據(jù)的特定裝置的現(xiàn)有技術(shù)CAN總線驅(qū)動器10。在一個實例中，總線驅(qū)動器10接收線12上的邏輯0位，且柵極驅(qū)動器14產(chǎn)生用于接通PM0S晶體管16的低PGATE電壓及產(chǎn)生用于接通NM0S晶體管18的高NGATE電壓。因此，Vcc被施加到高側(cè)總線線路20，且系統(tǒng)接地被施加到低側(cè)總線線路22。線20及22經(jīng)由任選反向電流阻擋二極管26及28以及總線端子CANH及CANL耦合到雙絞線纜線24 (總線)。針對邏輯1位的電壓差分應(yīng)大于1.5伏特。此被稱作顯性狀態(tài)。針對線12上的邏輯1位，晶體管16及18兩者皆斷開(高阻抗)，且120歐姆終端電阻器30及32使總線上的差分電壓返回到0伏特。此被稱作隱性狀態(tài)。
[0008]各種裝置將耦合到纜線24且也包含類似于驅(qū)動器10的總線驅(qū)動器。
[0009]共模電壓(其等于CANH及CANL端子電壓的平均)在從隱性狀態(tài)到顯性狀態(tài)的轉(zhuǎn)變期間及在從顯性狀態(tài)返回隱性狀態(tài)的轉(zhuǎn)變期間理想地保持恒定。共模電壓的波動導(dǎo)致電磁發(fā)射(ΕΜΕ)，其在電子系統(tǒng)中是非所要的。
[0010]在從隱性狀態(tài)到顯性狀態(tài)的轉(zhuǎn)變期間，PM0S晶體管16應(yīng)在與NM0S晶體管18完全相同的時間及以與NM0S晶體管18完全相同的速率接通以便于CANH及CANL端子電壓的平均貫穿顯性狀態(tài)保持大約恒定。同樣地，在從顯性狀態(tài)到隱性狀態(tài)的轉(zhuǎn)變期間，PM0S晶體管16應(yīng)在與NM0S晶體管18完全相同的時間及以與NM0S晶體管18完全相同的速率斷開。
[0011]在實際的電子裝置中，很難確保不同類型(PFET對NFET)的兩個不同開路漏極FET在完全相同的時間以完全相同的速率接通和斷開。如果兩個裝置不以相同的速率接通或斷開，那么共模電壓大的改變可在轉(zhuǎn)變期間出現(xiàn)，從而導(dǎo)致EME。CAN總線驅(qū)動器10極易產(chǎn)生大的共模變化。這是因為兩個晶體管16及18在其接通和斷開時充當高阻抗電流源，在此期間，兩個晶體管16及18的柵極到源極電壓(Vgs)為低且其漏極到源極電壓(Vds)為高。在此條件下，共模負載為這兩個晶體管的并聯(lián)輸出阻抗(加CAN總線上的CAN接收器的并聯(lián)阻抗)。此導(dǎo)致可為幾十千歐姆的高共模負載阻抗。在這些條件下，由PMOS晶體管16及NMOS晶體管18在接通或斷開轉(zhuǎn)變期間同時傳導(dǎo)的電流的小分數(shù)差可導(dǎo)致一伏特或一伏特以上的共模電壓波動。這在許多系統(tǒng)中針對ΕΜΕ考慮是不可接受的。
[0012]所需要的是受由主要驅(qū)動器晶體管在顯性狀態(tài)與隱性狀態(tài)之間的轉(zhuǎn)變期間所傳導(dǎo)的不相等電流的較小影響的CAN驅(qū)動器。

【發(fā)明內(nèi)容】

[0013]本發(fā)明涉及CAN總線驅(qū)動器，其中主要驅(qū)動器晶體管輔以互補源極跟隨器驅(qū)動器。因為源極跟隨器FET通過其源極而非其漏極驅(qū)動其相應(yīng)CAN總線線路，所以其輸出阻抗與開路漏極驅(qū)動器相比非常低?；パa源極跟隨器驅(qū)動器在主要驅(qū)動器FET接通稍前接通且在主要驅(qū)動器FET斷開稍后斷開，以提供在顯性狀態(tài)與隱性狀態(tài)之間的轉(zhuǎn)變期間低得多的共模負載阻抗，借此極大地減少從主要驅(qū)動器FET中的傳導(dǎo)電流不匹配所產(chǎn)生的共模電壓波動。
[0014]源極跟隨器驅(qū)動器含有互補斜坡產(chǎn)生器電路，其產(chǎn)生高度匹配地相等且相反的兩個上升及下降波形。良好匹配是可能的，因為集成電路技術(shù)使高度匹配的互補電流源及高度匹配的電容器成為可能?；パa的上升及下降斜坡是通過將相等但相反的電流接入一對相匹配的電容器而產(chǎn)生。
[0015]當主要驅(qū)動器晶體管完全接通時，總線由主要驅(qū)動晶體管及其相應(yīng)并聯(lián)傳導(dǎo)的源極跟隨器驅(qū)動。
[0016]在另一實施例中，如果源極跟隨器驅(qū)動器與主要驅(qū)動器FET同時切換則實現(xiàn)類似益處，原因是源極跟隨器驅(qū)動器的低阻抗主導(dǎo)切換效果，但此精確定時在實際電路中是相對困難的。
【附圖說明】
[0017]圖1說明現(xiàn)有技術(shù)CAN總線驅(qū)動器。
[0018]圖2說明根據(jù)本發(fā)明的一個實施例的CAN總線驅(qū)動器。
[0019]圖3說明根據(jù)本發(fā)明的第二實施例的CAN總線驅(qū)動器，其中額外共源極FET以反并聯(lián)方式與源極跟隨器FET中的每一者連接以允許在實現(xiàn)相同總體輸出驅(qū)動電流的情況下將主要驅(qū)動器FET做的更小。
[0020]圖4說明根據(jù)本發(fā)明的第四實施例的CAN總線驅(qū)動器，其中排除圖3中的主要驅(qū)動器FET，同時增加源極跟隨器驅(qū)動器中的FET的大小以實現(xiàn)相同總體輸出驅(qū)動電流。
【具體實施方式】
[0021]圖2說明改進的CAN總線驅(qū)動器40，其中與圖1中的元件等效的元件標有相同數(shù)字。驅(qū)動器40進一步包含上拉源極跟隨器42及下拉源極跟隨器44。
[0022]上拉源極跟隨器42包含NM0S晶體管46，其漏極耦合到電源電壓Vcc且其源極耦合到充當保護性高電壓共源共柵裝置的PM0S晶體管48的源極。PM0S晶體管48的漏極耦合到高側(cè)總線線路20。PM0S晶體管48的柵極耦合到系統(tǒng)接地以將其接通，且NM0S晶體管46的柵極經(jīng)耦合以接收由斜坡產(chǎn)生器50產(chǎn)生的控制電壓。
[0023]下拉源極跟隨器44包含PM0S晶體管52，其漏極耦合到系統(tǒng)接地且其源極耦合到充當保護性高電壓共源共柵裝置的NM0S晶體管54的源極。NM0S晶體管54的漏極耦合到低側(cè)總線線路22。NM0S晶體管54的柵極耦合到系統(tǒng)電源電壓Vcc以將其接通，且PM0S晶體管52的柵極經(jīng)耦合以接收由斜坡產(chǎn)生器50產(chǎn)生的控制電壓，其中針對PM0S晶體管52及NM0S晶體管46的控制電壓互補，如由斜坡產(chǎn)生器50內(nèi)的互補波形NSLW (N扭轉(zhuǎn))及PSLW (P扭轉(zhuǎn))所展示。
[0024]PM0S晶體管52與NM0S晶體管46相匹配以使得在兩個晶體管接通或斷開時其傳導(dǎo)約相同電流。
[0025]高側(cè)總線線路20耦合到主要驅(qū)動器56中的PM0S晶體管16的漏極，且低側(cè)總線線路22耦合到主要驅(qū)動器56中的NM0S晶體管18的漏極。
[0026]因為NM0S晶體管46及PM0S晶體管52通過其源極而非其漏極驅(qū)動其相應(yīng)CAN總線線路20/22，所以其輸出阻抗與開路漏極驅(qū)動器相比非常低。由于由總線線路20或22上的波動導(dǎo)致的Vgs的任何改變產(chǎn)生通過晶體管的電流的大的改變，因此輸出阻抗低。
[0027]由于NM0S晶體管46與PM0S晶體管52相匹配且跟隨斜坡產(chǎn)生器50的匹配良好的互補輸出，且因為其輸出為低阻抗電壓源而非高阻抗電流源，因此源極跟隨器42及44在其接通或斷開時產(chǎn)生非常少的共模電壓波動。此外，當主要驅(qū)動器56接通和斷開時，源極跟隨器42及44提供主要驅(qū)動器56上的低阻抗共模負載。
[0028]源極跟隨器42及44的低得多的共模負載阻抗借此極大地減少從在改變狀態(tài)時主要驅(qū)動器56晶體管16及18中的傳導(dǎo)電流不匹配所產(chǎn)生的共模電壓波動。
[0029]被視為總體源極跟隨器驅(qū)動器電路58的部分的互補斜坡產(chǎn)生器50產(chǎn)生兩個上升及下降波形(NSLW及PSLW)，其高度匹配地相等且相反。良好匹配是可能的，因為集成電路技術(shù)使高度匹配的互補電流源及高度匹配的電容器成為可能?；パa的上升及下降斜坡是通過將相等但相反電流接入一對相匹配的電容器而產(chǎn)生。
[0030]為了讓源極跟隨器驅(qū)動器58提供在主要驅(qū)動器晶體管16及18接通及斷開的時間期間用于主要驅(qū)動器56的共模負載，其必須在主要驅(qū)動器56接通稍前接通且在主要驅(qū)動器56斷開稍后斷開。通過數(shù)據(jù)輸入線12與源極跟隨器驅(qū)動器58及主要驅(qū)動器56的輸入之間的延遲電路60及62來實現(xiàn)此目的。