基于fpga芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及突發(fā)模式無線傳輸應(yīng)用領(lǐng)域，具體為一種基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置及方法，特別適用于高速、高容量的無線通信0FDM系統(tǒng)。
【背景技術(shù)】
[0002]人們對(duì)通信的要求隨著通信技術(shù)的成熟與發(fā)展而不斷增長(zhǎng)，大容量、高速率的寬帶無線通信技術(shù)成為通信系統(tǒng)發(fā)展的必然，OFDM (Orthogonal Frequency Divis1nMultiplexing，正交頻分復(fù)用)技術(shù)的應(yīng)用讓高速、大容量的通信變成現(xiàn)實(shí)。
[0003]現(xiàn)代無線通信系統(tǒng)的工作模式分為連續(xù)廣播模式和突發(fā)模式，連續(xù)廣播模式系統(tǒng)傳輸?shù)氖沁B續(xù)的數(shù)據(jù)，最初需要經(jīng)過較長(zhǎng)的一段時(shí)間獲得信號(hào)，之后轉(zhuǎn)換成跟蹤模式(劉曉娟，李署堅(jiān).DVB-S突發(fā)通信快速定時(shí)同步的FPGA實(shí)現(xiàn)[J].遙測(cè)遙控，2007(6):59-63.);突發(fā)模式采用分組的模式，需要在分組開始發(fā)送之后的很短時(shí)間內(nèi)獲得同步(張學(xué)臣，謝顯中.0FDM同步技術(shù)研究[J].通信技術(shù)，2007 (8:14-16.)。同時(shí)，突發(fā)模式的無線傳輸也在通信系統(tǒng)中應(yīng)用越來越廣泛，如衛(wèi)星通信、地面蜂窩通信、軍用無線通信等。突發(fā)模式與0FDM技術(shù)的融合具有重要意義。
[0004]連續(xù)廣播模式處理速度慢，處理時(shí)間過長(zhǎng)，不能滿足人們對(duì)通信大容量、高速率的要求；突發(fā)模式通信在高速、高容量的通信系統(tǒng)中應(yīng)用廣泛，但對(duì)頻偏和同步精度提出了苛刻的要求，因此需要根據(jù)實(shí)際情況進(jìn)行運(yùn)用。

【發(fā)明內(nèi)容】

[0005]針對(duì)上述缺點(diǎn)，本發(fā)明的實(shí)施例提供一種基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置及方法，實(shí)現(xiàn)突發(fā)模式和0FDM技術(shù)的融合，提高高速無線通信系統(tǒng)的突發(fā)性處理能力，芯片化處理能夠降低硬件實(shí)現(xiàn)的復(fù)雜度，增強(qiáng)高速無線通信系統(tǒng)的穩(wěn)定性。
[0006]為此，本發(fā)明的技術(shù)方案包括:以FPGA為基礎(chǔ)，設(shè)計(jì)系統(tǒng)模塊(包括發(fā)送端和接收端)，實(shí)現(xiàn)突發(fā)模式下0FDM數(shù)據(jù)的收發(fā)。其中，發(fā)送端包括數(shù)據(jù)加擾、卷積編碼、基帶映射、IFFT變換、峰均比抑制、插值和數(shù)字上變頻；接收端包括數(shù)字下變頻和抽取、幀頭檢測(cè)和定時(shí)同步、小數(shù)倍頻偏估計(jì)、整數(shù)倍頻偏估計(jì)、信道估計(jì)與均衡、譯碼。
[0007]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案予以實(shí)現(xiàn)。
[0008]技術(shù)方案一:
[0009]—種基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置，用于實(shí)現(xiàn)突發(fā)模式下的數(shù)據(jù)發(fā)送和接收，
[0010]所述裝置包括發(fā)送端數(shù)據(jù)處理模塊和接收端數(shù)據(jù)處理模塊；
[0011]其中，所述發(fā)送端數(shù)據(jù)處理模塊至少包括數(shù)據(jù)加擾單元，與所述數(shù)據(jù)加擾單元連接的卷積編碼單元，與所述卷積編碼單元連接的基帶映射單元，與所述基帶映射單元連接的逆傅里葉變換單元，與所述逆傅里葉變換單元連接的峰均比抑制單元，與所述峰均比抑制單元連接的插值單元，以及與所述插值單元連接的數(shù)字上變頻單元；
[0012]所述接收端數(shù)據(jù)處理模塊至少包括數(shù)字下變頻單元，與所述數(shù)字下變頻單元連接的抽取單元，與所述抽取單元連接的幀頭檢測(cè)單元，與所述幀頭檢測(cè)單元連接的定時(shí)同步單元，與所述定時(shí)同步單元連接的小數(shù)倍頻偏估計(jì)和補(bǔ)償單元，與所述小數(shù)倍頻偏估計(jì)和補(bǔ)償單元連接的傅里葉變換單元，與所述傅里葉變換單元連接的整數(shù)倍頻偏估計(jì)和補(bǔ)償單元，與所述整數(shù)倍頻偏估計(jì)和補(bǔ)償單元連接的信道估計(jì)與均衡單元，與所述信道估計(jì)與均衡單元連接的解映射單元，以及與所述解映射單元連接的信道解碼與解擾單元。
[0013]技術(shù)方案一的特點(diǎn)和進(jìn)一步的改進(jìn)為:
[0014](1)所述數(shù)據(jù)加擾單元，采用偽隨機(jī)碼對(duì)發(fā)送數(shù)據(jù)進(jìn)行加擾。
[0015](2)所述基帶映射單元，用于在發(fā)送的每幀數(shù)據(jù)的固定位置插入訓(xùn)練序列。
[0016](3)所述峰均比抑制單元，用于采用限幅法抑制峰均比并設(shè)定有削峰門限。
[0017](4)所述幀頭檢測(cè)單元，用于采用坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算的方法，實(shí)現(xiàn)直角坐標(biāo)和極坐標(biāo)之間的轉(zhuǎn)換、解三角方程、解雙曲線方程和求平方根。
[0018](5)所述定時(shí)同步單元，用于通過共軛相乘，求復(fù)數(shù)幅度和峰值搜索實(shí)現(xiàn)。
[0019](6)所述信道估計(jì)與均衡單元，用于采用兩個(gè)ROM分別存儲(chǔ)本地訓(xùn)練序列的實(shí)部和虛部，第一個(gè)復(fù)數(shù)乘法器用于將本地訓(xùn)練序列與接收的訓(xùn)練序列復(fù)數(shù)相乘，從而得到信道響應(yīng)估計(jì)值，RAM用于存儲(chǔ)估計(jì)出的信道響應(yīng)估計(jì)值的實(shí)部和虛部，第二個(gè)復(fù)數(shù)乘法器用于將RAM中存儲(chǔ)的數(shù)據(jù)與信道估計(jì)前的數(shù)據(jù)符號(hào)相乘，完成信道均衡的操作。
[0020]技術(shù)方案二:
[0021]—種基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理方法，用于實(shí)現(xiàn)突發(fā)模式下的數(shù)據(jù)發(fā)送和接收，所述方法包括:
[0022]在發(fā)送端，對(duì)原始數(shù)據(jù)依次進(jìn)行數(shù)據(jù)加擾、卷積編碼、基帶映射、逆傅里葉變換、峰均比抑制、插值以及數(shù)字上變頻操作，并將經(jīng)過數(shù)字上變頻之后的變換數(shù)據(jù)發(fā)送至接收端;
[0023]在接收端，對(duì)經(jīng)過數(shù)字上變頻之后的變換數(shù)據(jù)依此進(jìn)行數(shù)字下變頻、抽取、幀頭檢測(cè)、定時(shí)同步、小數(shù)倍頻偏估計(jì)和補(bǔ)償、傅里葉變換、整數(shù)倍頻偏估計(jì)和補(bǔ)償、信道估計(jì)與均衡、解映射以及信道解碼與解擾。
[0024]技術(shù)方案二的特點(diǎn)和進(jìn)一步的改進(jìn)為:
[0025]在發(fā)送端的基帶映射是通過在每幀數(shù)據(jù)的固定位置插入訓(xùn)練序列，并通過控制FPGA芯片中ROM的讀地址來控制訓(xùn)練序列的插入。
[0026]本發(fā)明公開了基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置。該裝置基于FPGA芯片設(shè)計(jì)，能夠滿足突發(fā)通信的特點(diǎn):滿足不同載體之間通信之間的不連續(xù)性，每次發(fā)送或接收信號(hào)隨機(jī)且不定時(shí)，同時(shí)又相互獨(dú)立。由于每組數(shù)據(jù)產(chǎn)生的時(shí)間相互獨(dú)立，所以對(duì)于每次接收的數(shù)據(jù)都要重新估計(jì)相關(guān)參數(shù)(小數(shù)倍頻偏估計(jì)和補(bǔ)償和整數(shù)倍頻偏估計(jì)和補(bǔ)償估計(jì))；在通信建立的過程中，為了提升效率，每組數(shù)據(jù)通常使用訓(xùn)練序列來加速信號(hào)參數(shù)的獲?。煌瑫r(shí)，由于0FDM技術(shù)本身對(duì)同步較為敏感，所以該系統(tǒng)的幀格式設(shè)計(jì)更為苛刻。
[0027]該裝置的總體分為發(fā)送端和接收端。發(fā)送端實(shí)現(xiàn)數(shù)據(jù)隨機(jī)化(加擾)、信道編碼(卷積編碼)、基帶映射、IFFT變換、峰均比抑制、插值和數(shù)字上變頻；接收端實(shí)現(xiàn)數(shù)字下變頻和抽取、幀頭檢測(cè)和定時(shí)同步、小數(shù)倍頻偏估計(jì)和補(bǔ)償、FFT變換、整數(shù)倍頻偏估計(jì)和補(bǔ)償估計(jì)、信道估計(jì)、解映射、信道解碼與解擾；完成上述操作，進(jìn)行芯片封裝。采用了本發(fā)明所公開的技術(shù)方案后，提高了高速無線通信系統(tǒng)的突發(fā)性處理，并降低硬件實(shí)現(xiàn)的復(fù)雜度。
【附圖說明】
[0028]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0029]下結(jié)合附圖與【具體實(shí)施方式】對(duì)本發(fā)明作詳細(xì)說明。
[0030]圖1為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的結(jié)構(gòu)不意圖圖；
[0031]圖2為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的硬件實(shí)現(xiàn)框圖；
[0032]圖3為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置中0FDM數(shù)據(jù)的符號(hào)結(jié)構(gòu)示意圖；
[0033]圖4為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置中的幀結(jié)構(gòu)框圖；
[0034]圖5為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的數(shù)據(jù)加擾單元的工作原理框圖；
[0035]圖6為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的卷積編碼單元的框圖；
[0036]圖7為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的2/3碼率的刪余和解刪余操作的結(jié)構(gòu)框圖；
[0037]圖8為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的峰均比抑制框圖；
[0038]圖9為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的數(shù)字上變頻框圖；
[0039]圖10為本發(fā)明實(shí)施例提供的基于FPGA芯片的突發(fā)模式寬帶數(shù)據(jù)處理裝置的數(shù)字下變頻框圖；