一種基于mac層的6路編碼器信號(hào)傳輸?shù)碾娐返闹谱鞣椒?br>【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于機(jī)器人的數(shù)據(jù)通信協(xié)議轉(zhuǎn)換的技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]在工業(yè)機(jī)器人體系中不可避免的要用到各式各樣的編碼器，由于多數(shù)工業(yè)機(jī)器人的工作環(huán)境多比較差，電磁干擾嚴(yán)重。使得傳統(tǒng)類型的RS485、ModbuS或者普通數(shù)字信號(hào)類型的編碼器無(wú)法在噪聲嚴(yán)重的環(huán)境中進(jìn)行較長(zhǎng)距離的傳輸。此外傳統(tǒng)類型接口的編碼器數(shù)據(jù)傳輸(如RS485協(xié)議、Mdobus、或者數(shù)字脈沖接口的編碼器)每個(gè)編碼器需要占用4根甚至更多的信號(hào)線。在電控柜距離機(jī)械本體較遠(yuǎn)時(shí)相應(yīng)的電纜費(fèi)用會(huì)增加，增加了成本。而工業(yè)以太網(wǎng)網(wǎng)絡(luò)傳輸距離較長(zhǎng)，速度較快可以很好的解決上述問(wèn)題。因此在實(shí)際機(jī)器人應(yīng)用中提出了此種電路以滿足工業(yè)機(jī)器人在復(fù)雜電氣環(huán)境下對(duì)編碼器數(shù)據(jù)穩(wěn)定長(zhǎng)距離傳輸?shù)囊蟆?br>
【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是提供一種基于MAC層的6路編碼器信號(hào)傳輸?shù)碾娐?，是為了解決現(xiàn)有機(jī)器人使得傳統(tǒng)類型的RS485、Modbus或者普通數(shù)字信號(hào)類型的編碼器無(wú)法在噪聲嚴(yán)重的環(huán)境中進(jìn)行較長(zhǎng)距離的傳輸及數(shù)據(jù)電纜成本過(guò)高的問(wèn)題。
所述的目的是通過(guò)以下方案實(shí)現(xiàn)的:所述的一種基于MAC層的6路編碼器信號(hào)傳輸?shù)碾娐?，它包括PHY芯片電路U1、數(shù)字光電耦合器U2?U7、485收發(fā)器U8?U13、帶隔離變壓器的RJ45插座Jl、232收發(fā)器1、EPCS配置芯片電路2、Jtag接口 3、FPGA芯片電路4、SM-6P-PCB 插座 J2 ?J7 ;
FPGA芯片電路4的MII數(shù)字信號(hào)輸出輸入端與PHY芯片電路Ul的MII數(shù)字信號(hào)輸入輸出端連接；PHY芯片電路Ul的差分MAC數(shù)據(jù)幀輸出輸入端連接在帶隔離變壓器的RJ45插座Jl上；FPGA芯片電路4的第一路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U2與485收發(fā)器U8的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第二路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U3與485收發(fā)器U9的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第三路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U4與485收發(fā)器UlO的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第四路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U5與485收發(fā)器Ull的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第五路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U6與485收發(fā)器U12的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第六路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U7與485收發(fā)器U13的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的串行數(shù)據(jù)輸入輸出端與EPCS配置芯片電路2的串行數(shù)據(jù)輸出輸入端連接，F(xiàn)PGA芯片電路4的232數(shù)據(jù)信號(hào)輸入輸出總線端與232收發(fā)器I的數(shù)據(jù)輸出輸入總線端連接，F(xiàn)PGA芯片電路4的Jtag測(cè)試數(shù)據(jù)輸出輸入端連接在Jtag接口 3上；485收發(fā)器U8?U13的485通信數(shù)據(jù)輸出輸入端分別連接SM-6P-PCB插座J2?J7 ；485收發(fā)器U8?U13采用隔離電源獨(dú)立供電。
[0004]本發(fā)明可以穩(wěn)定的將絕對(duì)值編碼器的RS485信號(hào)轉(zhuǎn)化為MAC數(shù)據(jù)幀進(jìn)行傳輸。增加了編碼器數(shù)據(jù)的傳輸距離和穩(wěn)定性。在MAC層數(shù)據(jù)幀的基礎(chǔ)上做了修改，增加數(shù)據(jù)使用幀的使用率，保證了數(shù)據(jù)發(fā)送和接收的實(shí)時(shí)性。
【附圖說(shuō)明】
[0005]圖1是本發(fā)明的整體電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0006]【具體實(shí)施方式】一:結(jié)合圖1所示，它包括PHY芯片電路Ul、數(shù)字光電耦合器U2?U7、485收發(fā)器U8?U13、帶隔離變壓器的RJ45插座Jl、232收發(fā)器1、EPCS配置芯片電路2、Jtag 接口 3、FPGA 芯片電路 4、SM-6P-PCB 插座 J2 ?J7 ;
FPGA芯片電路4的MII數(shù)字信號(hào)輸出輸入端與PHY芯片電路Ul的MII數(shù)字信號(hào)輸入輸出端連接；PHY芯片電路Ul的差分MAC數(shù)據(jù)幀輸出輸入端連接在帶隔離變壓器的RJ45插座Jl上；FPGA芯片電路4的第一路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U2與485收發(fā)器U8的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第二路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U3與485收發(fā)器U9的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第三路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U4與485收發(fā)器UlO的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第四路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U5與485收發(fā)器Ull的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第五路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U6與485收發(fā)器U12的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的第六路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U7與485收發(fā)器U13的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路4的串行數(shù)據(jù)輸入輸出端與EPCS配置芯片電路2的串行數(shù)據(jù)輸出輸入端連接，F(xiàn)PGA芯片電路4的232數(shù)據(jù)信號(hào)輸入輸出總線端與232收發(fā)器I的數(shù)據(jù)輸出輸入總線端連接，F(xiàn)PGA芯片電路4的Jtag測(cè)試數(shù)據(jù)輸出輸入端連接在Jtag接口 3上；485收發(fā)器U8?U13的485通信數(shù)據(jù)輸出輸入端分別連接SM-6P-PCB插座J2?J7 ；485收發(fā)器U8?U13采用隔離電源獨(dú)立供電。
[0007]所述PHY芯片電路UI選用的型號(hào)為88E1111，數(shù)字光電耦合器U2?U7選用的型號(hào)為ACPL-064L/K64L低功耗1MBd的數(shù)字CMOS光電耦合器；485收發(fā)器U8?U13選用的型號(hào)為ADM485 ;帶隔離變壓器的RJ45插座Jl選用的型號(hào)為HR911102A，232收發(fā)器I選用的型號(hào)為MAX3232CUE ；EPCS配置芯片電路2選用的型號(hào)為EPCS16SI8N ；FPGA芯片電路4選用的型號(hào)為EP4CE10E22可編程邏輯器件。
[0008]工作原理:本實(shí)施方式中圖1所示電路既可以充當(dāng)主站也可以充當(dāng)從站。6路RS485轉(zhuǎn)MAC層數(shù)據(jù)幀的工作過(guò)程如下:主站FPGA芯片電路4在接收到驅(qū)動(dòng)器發(fā)送數(shù)據(jù)的指令時(shí)開始把收到的數(shù)據(jù)存在FPGA芯片電路4對(duì)應(yīng)的寄存器里，當(dāng)收到全部六個(gè)驅(qū)動(dòng)器發(fā)送的指令后將寄存器里的數(shù)據(jù)存放在MAC數(shù)據(jù)幀對(duì)應(yīng)的數(shù)據(jù)位里組裝成MAC數(shù)據(jù)幀的形式，然后將數(shù)據(jù)依次通過(guò)PHY芯片電路Ul、帶隔離變壓器的RJ45插座Jl和網(wǎng)線傳給從站電路。從站中的FPGA芯片電路4通過(guò)帶隔離變壓器的RJ45插座Jl、PHY芯片電路Ul接收數(shù)據(jù)，F(xiàn)PGA芯片電路4在接收完MAC層數(shù)據(jù)幀后將MAC層數(shù)據(jù)幀數(shù)據(jù)位的數(shù)據(jù)按照對(duì)應(yīng)的順序分別通過(guò)數(shù)字光電耦合器U2?U7發(fā)送給相對(duì)應(yīng)的485收發(fā)器U8?U13。編碼器電路在收到發(fā)送數(shù)據(jù)指令后經(jīng)過(guò)3us的數(shù)據(jù)延遲將相應(yīng)數(shù)據(jù)按照對(duì)應(yīng)的順序分別通過(guò)485收發(fā)器U8?U13和數(shù)字光電耦合器U2?U7發(fā)送給FPGA芯片電路4。待FPGA芯片電路4接收到數(shù)據(jù)后將數(shù)據(jù)存儲(chǔ)到FPGA芯片電路4中對(duì)應(yīng)的寄存器中，寄存器按照對(duì)應(yīng)的軸數(shù)進(jìn)行編址，在所有數(shù)據(jù)接收完成后將寄存器中的數(shù)據(jù)存放到MAC數(shù)據(jù)幀對(duì)應(yīng)的位置開始組裝MAC數(shù)據(jù)幀，在MAC數(shù)據(jù)幀組裝完成后將數(shù)據(jù)依次通過(guò)PHY芯片電路Ul、帶隔離變壓器的RJ45插座Jl和網(wǎng)線傳輸給主站電路。主站FPGA芯片電路4依次通過(guò)網(wǎng)線、帶隔離變壓器的RJ45插座Jl和PHY芯片電路Ul接收編碼器的返回值，按照MAC數(shù)據(jù)幀中數(shù)據(jù)位的順序?qū)⒎祷氐臄?shù)值通過(guò)數(shù)字光電耦合器U2?U7發(fā)送給相對(duì)應(yīng)的485收發(fā)器U8?U13后傳送給各個(gè)編碼器對(duì)應(yīng)的驅(qū)動(dòng)器。電路對(duì)于各個(gè)軸的驅(qū)動(dòng)器和編碼器的識(shí)別通過(guò)寄存器存儲(chǔ)實(shí)現(xiàn)，而每個(gè)軸的寄存器對(duì)應(yīng)于固定MAC層數(shù)據(jù)位。
[0009]RS232部分的工作過(guò)程如下:通過(guò)上位機(jī)發(fā)送自定義的報(bào)文其發(fā)送報(bào)文格式包括電路板 ID、讀寫狀態(tài)、phy address、phy register address、register data 等部分組成。當(dāng)FPGA芯片電路4接收到對(duì)應(yīng)的phy芯片寄存器讀寫指令時(shí)啟動(dòng)SMI協(xié)議配置PHY芯片電路Ul的控制寄存器和控制擴(kuò)展寄存器，從而達(dá)到控制PHY芯片電路Ul工作模式的目的，其默認(rèn)工作模式為全雙工10Mbps交叉工作模式。
【主權(quán)項(xiàng)】
1.一種基于MAC層的6路編碼器信號(hào)傳輸?shù)碾娐?，其特征在于它包括PHY芯片電路Ul、數(shù)字光電耦合器U2?U7、485收發(fā)器U8?U13、帶隔離變壓器的RJ45插座Jl、232收發(fā)器(I)、EPCS 配置芯片電路(2 )、Jtag 接口( 3 )、FPGA 芯片電路(4 )、SM-6P-PCB 插座 J2 ?J7 ; FPGA芯片電路(4)的MII數(shù)字信號(hào)輸出輸入端與PHY芯片電路Ul的MII數(shù)字信號(hào)輸入輸出端連接；PHY芯片電路Ul的差分MAC數(shù)據(jù)幀輸出輸入端連接在帶隔離變壓器的RJ45插座Jl上；FPGA芯片電路(4)的第一路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U2與485收發(fā)器U8的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路(4)的第二路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U3與485收發(fā)器U9的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路(4)的第三路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U4與485收發(fā)器UlO的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路(4)的第四路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U5與485收發(fā)器UlI的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路(4)的第五路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電親合器U6與485收發(fā)器U12的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路(4)的第六路485數(shù)字信號(hào)輸入輸出端通過(guò)數(shù)字光電耦合器U7與485收發(fā)器U13的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路(4)的串行數(shù)據(jù)輸入輸出端與EPCS配置芯片電路(2)的串行數(shù)據(jù)輸出輸入端連接，F(xiàn)PGA芯片電路(4)的232數(shù)據(jù)信號(hào)輸入輸出總線端與232收發(fā)器(I)的數(shù)據(jù)輸出輸入總線端連接，F(xiàn)PGA芯片電路(4)的Jtag測(cè)試數(shù)據(jù)輸出輸入端連接在Jtag接口(3)上；485收發(fā)器U8?U13的485通信數(shù)據(jù)輸出輸入端分別連接SM-6P-PCB插座J2?J7 ；485收發(fā)器U8?U13采用隔離電源獨(dú)立供電。
【專利摘要】一種基于MAC層的6路編碼器信號(hào)傳輸?shù)碾娐?，它屬于機(jī)器人的數(shù)據(jù)通信協(xié)議轉(zhuǎn)換的技術(shù)領(lǐng)域。FPGA芯片電路的MII數(shù)字信號(hào)輸出輸入端與PHY芯片電路U1的MII數(shù)字信號(hào)輸入輸出端連接；PHY芯片電路U1的差分MAC數(shù)據(jù)幀輸出輸入端連接在帶隔離變壓器的RJ45插座J1上，F(xiàn)PGA芯片電路的第一路到第六路485數(shù)字信號(hào)輸入輸出端分別通過(guò)數(shù)字光電耦合器U2～U7與485收發(fā)器U8～U13的數(shù)字信號(hào)輸出輸入端連接，F(xiàn)PGA芯片電路的串行數(shù)據(jù)輸入輸出端與EPCS配置芯片電路的串行數(shù)據(jù)輸出輸入端連接。本發(fā)明可以穩(wěn)定的將絕對(duì)值編碼器的RS485信號(hào)轉(zhuǎn)化為MAC數(shù)據(jù)幀進(jìn)行傳輸。增加了編碼器數(shù)據(jù)的傳輸距離和穩(wěn)定性。在MAC層數(shù)據(jù)幀的基礎(chǔ)上做了修改，增加數(shù)據(jù)使用幀的使用率，保證了數(shù)據(jù)發(fā)送和接收的實(shí)時(shí)性。
【IPC分類】H04L29/06
【公開號(hào)】CN104935587
【申請(qǐng)?zhí)枴緾N201510304000
【發(fā)明人】周文彪, 張彥欽, 孔民秀
【申請(qǐng)人】哈爾濱博強(qiáng)機(jī)器人技術(shù)有限公司
【公開日】2015年9月23日
【申請(qǐng)日】2015年6月5日