用于短波定位的數(shù)據(jù)流處理電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于短波定位技術(shù)領(lǐng)域，具體涉及一種用于短波定位的數(shù)據(jù)流處理電路。
【背景技術(shù)】
[0002]無(wú)線電監(jiān)測(cè)是為達(dá)到測(cè)定無(wú)線電臺(tái)是否按照規(guī)定的程序和核定的項(xiàng)目工作，查找無(wú)線電干擾源和非法信號(hào)源，測(cè)量無(wú)線電頻譜的占用情況，利用無(wú)線電監(jiān)測(cè)設(shè)備和相關(guān)軟件對(duì)無(wú)線電信號(hào)實(shí)施監(jiān)聽、參數(shù)測(cè)量和特征識(shí)別、目標(biāo)定位、電磁環(huán)境測(cè)試等。其中，對(duì)無(wú)線電干擾和不明信號(hào)源的定位是無(wú)線電監(jiān)測(cè)的核心功能之一。目前的短波領(lǐng)域，定位設(shè)備體積龐大，天線場(chǎng)占地廣，并且多采用傳統(tǒng)的模擬接收機(jī)，采用多級(jí)混頻體制，容易造成本振泄露，存在IQ通道不平衡，信噪比下降，濾波器存在通帶紋波和非線性的問(wèn)題；并且系統(tǒng)連接復(fù)雜，操作維護(hù)困難；并且對(duì)于設(shè)備和天線的一致性要求比較高；傳統(tǒng)的監(jiān)測(cè)手段不能夠滿足當(dāng)前的對(duì)于設(shè)備小型化、方便靈活和高精度的定位需求。并且傳統(tǒng)的數(shù)據(jù)通道ADC數(shù)據(jù)采樣速率較低，數(shù)據(jù)沒有暫存機(jī)制，傳輸中斷即丟失，無(wú)法保證數(shù)據(jù)的聯(lián)系性和有效性。并且對(duì)于ADC采樣的數(shù)字信號(hào)多采用數(shù)字濾波芯片和數(shù)字下變頻器，無(wú)法實(shí)現(xiàn)的信號(hào)處理的靈活性。

【發(fā)明內(nèi)容】

[0003]有鑒于此，本發(fā)明的主要目的在于提供一種用于短波定位的數(shù)據(jù)流處理電路。
[0004]為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的:
[0005]本發(fā)明實(shí)施例提供一種用于短波定位的數(shù)據(jù)流處理電路，該電路包括依次連接的射頻單元、ADC采樣單元、FPGA單元、CPU單元，所述射頻單元的輸入端與短波天線的輸出端連接。
[0006]上述方案中，所述射頻單元包括帶通濾波器、LNA低噪放、AGC自動(dòng)增益放大器、ADC匹配電路；來(lái)自短波天線的射頻信號(hào)接入到帶通濾波器，經(jīng)過(guò)帶通濾波后的信號(hào)接入到LNA帶噪聲進(jìn)行信號(hào)放大處理，所述AGC自動(dòng)增益放大器對(duì)來(lái)自LNA低噪放的信號(hào)進(jìn)行進(jìn)一步的調(diào)整放大，然后輸入給ADC匹配電路進(jìn)行阻抗轉(zhuǎn)換以及抗混疊濾波后輸出給ADC采樣單元。
[0007]上述方案中，ADC采樣單元由芯片U16構(gòu)成，所述U16的芯片型號(hào)為AD9642BCPZ，所述U16芯片的第29、30管腳接入來(lái)自射頻單元的信號(hào)，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管腳輸出的數(shù)字差分信號(hào)輸出給FPGA單元。
[0008]上述方案中，所述FPGA單元包括DDR緩存單元、FPGA數(shù)據(jù)處理單元、太網(wǎng)調(diào)試接口，所述DDR緩存單元與FPGA數(shù)據(jù)處理單元連接，所述FPGA數(shù)據(jù)處理單元與以太網(wǎng)調(diào)試接口連接；所述以太網(wǎng)調(diào)試接口與CPU單元之間通過(guò)IFC接口連接。
[0009]上述方案中，所述CPU單元包括CPU處理器單元、PHY單元、SATA硬盤單元、IFC單元、DDR緩存單元、EPLD接口擴(kuò)展單元；所述CPU處理器單元與FPGA單元的以太網(wǎng)調(diào)試接口連接，所述CPU處理器單元分別與PHY單元、SATA硬盤單元、IFC單元、DDR緩存單元、EPLD接口擴(kuò)展單元連接。
[0010]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果:
[0011]本發(fā)明通過(guò)對(duì)信號(hào)的直接射頻低通采樣，可以簡(jiǎn)化射頻前端模擬電路，降低成本；也可以將大部分信號(hào)的處理在數(shù)字域，降低模擬域影響，提高性能。高速多位寬ADC器件為系統(tǒng)的帶內(nèi)數(shù)據(jù)采集、動(dòng)態(tài)范圍、靈敏度提升提供了保證；FPGA提供了靈活的可編程的帶內(nèi)數(shù)字信號(hào)的處理硬件平臺(tái)，通過(guò)相應(yīng)的數(shù)字信號(hào)處理算法和硬件設(shè)計(jì)技術(shù)，可以方便的實(shí)現(xiàn)數(shù)字信號(hào)的濾波和下變頻處理，從而得到所需要的基帶數(shù)據(jù)；并且數(shù)據(jù)傳輸部分采用PCIE接口和FPGA進(jìn)行數(shù)據(jù)交互，保證了數(shù)據(jù)的傳輸速率，采用CPU進(jìn)行數(shù)據(jù)暫存和轉(zhuǎn)發(fā)機(jī)制，保證數(shù)據(jù)的連續(xù)性和有效性。
【附圖說(shuō)明】
[0012]圖1為本發(fā)明實(shí)施例提供的一種用于短波定位的數(shù)據(jù)流處理電路的連接示意圖；
[0013]圖2為本發(fā)明中的射頻單元的連接示意圖；
[0014]圖3為本發(fā)明中射頻單元的帶通濾波器和LNA低噪放大器的電路圖；
[0015]圖4為本發(fā)明中射頻單元的AGC自動(dòng)增益放大器的電路圖；
[0016]圖5為本發(fā)明中射頻單元的ADC匹配電路的電路圖；
[0017]圖6為本發(fā)明中的ADC采樣單元的電路圖；
[0018]圖7為本發(fā)明中FPGA單元的連接示意圖；
[0019]圖8為本發(fā)明中FPGA單元的DDR緩存單元的電路圖；
[0020]圖9為本發(fā)明中FPGA單元的太網(wǎng)調(diào)試接口的電路圖；
[0021]圖10為本發(fā)明中CPU單元的連接示意圖；
[0022]圖11為本發(fā)明中CPU單元的PHY單元402的電路圖；
[0023]圖12為本發(fā)明中CPU單元的IFC單元404的電路圖；
[0024]圖13為本發(fā)明中CPU單元的DDR緩存單元的電路圖；
[0025]圖14為本發(fā)明中CPU單元的EPLD接口擴(kuò)展單元的電路圖。
【具體實(shí)施方式】
[0026]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。
[0027]本發(fā)明實(shí)施例提供一種用于短波定位的數(shù)據(jù)流處理電路，如圖1所示，該電路包括依次連接的射頻單元1、ADC采樣單元2、FPGA單元3、CPU單元4，所述射頻單元I的輸入端與短波天線的輸出端連接。
[0028]如圖2所示，所述射頻單元I包括帶通濾波器101、LNA低噪放大器102、AGC自動(dòng)增益放大器103、ADC匹配電路104 ;來(lái)自短波天線的射頻信號(hào)接入到帶通濾波器101，經(jīng)過(guò)帶通濾波后的信號(hào)接入到LNA帶噪聲102進(jìn)行信號(hào)放大處理，所述AGC自動(dòng)增益放大器103對(duì)來(lái)自LNA低噪放102的信號(hào)進(jìn)行進(jìn)一步的調(diào)整放大，然后輸入給ADC匹配電路104進(jìn)行阻抗轉(zhuǎn)換以及抗混疊濾波后輸出給ADC采樣單元2。
[0029]如圖3?5所示，所述帶通濾波器101由芯片U7組成，所述U7的型號(hào)是BPF-E15，所述U7的第18腳接入來(lái)自短波天線的射頻信號(hào)，第9腳將濾波后的射頻信號(hào)輸出給LNA低噪放102 ;所述LNA低噪放102由芯片D2構(gòu)成，其芯片型號(hào)是ADC8432，所述D2的第I管腳接入來(lái)自所述U7的信號(hào)，其第17和第22管腳輸出經(jīng)過(guò)放大的差分射頻信號(hào)給VGA自動(dòng)增益放大器103 ;所述VGA自動(dòng)增益放大器103由芯片Dll構(gòu)成，其芯片型號(hào)是AD8370ARE，所述Dll的第I和第16管腳接收來(lái)自LNA低噪放102的差分射頻信號(hào)，并將經(jīng)過(guò)增益放大的射頻信號(hào)通過(guò)第8和第9管腳輸出給ADC匹配電路104 ;所述ADC匹配電路104用于進(jìn)行阻抗匹配和抗混疊濾波，通過(guò)管腳VGA1_0UT-和VGA1_0UT+接收來(lái)自VGA自動(dòng)增益放大器103的信號(hào)，同時(shí)將信號(hào)RX1_ADCIN-和RX1_ADCIN+輸出給ADC采用2。
[0030]如圖6所示，所述ADC采樣單元2用于對(duì)相應(yīng)的射頻模擬信號(hào)進(jìn)行數(shù)字采樣，轉(zhuǎn)換為高速率的數(shù)字信號(hào)，傳輸?shù)紽PGA單元3 ;所述ADC采樣單元2由芯片U16構(gòu)成，所述U16的芯片型號(hào)為AD9642BCPZ，所述U16芯片的第29、30管腳接入來(lái)自射頻單元I的信號(hào)，第4、5、6、7、9、10、11、12、13、14、15、16、18、19管腳輸出的數(shù)字差分信號(hào)輸出給FPGA單元3。
[0031]所述的ADC采樣單元2，相應(yīng)的短波頻率范圍為2MHz30MHz，信號(hào)帶寬為1KHz，根據(jù)奈奎斯特采樣定理和帶通采樣定理，以及相應(yīng)的動(dòng)態(tài)范圍要求，選取125MHz的采樣速率；由于輸入信號(hào)的動(dòng)態(tài)范圍為70dBm，根據(jù)公式SNR = 6.02*N+1.76(1)，并考慮一定噪聲系數(shù)和動(dòng)態(tài)裕量，選擇14位的ADC ;并且鑒于采樣帶寬接近于30MHz，根據(jù)奈奎斯特第一采樣定律，為了提供數(shù)字部分的處理增益、降低量化噪聲、減輕抗混疊濾波器的復(fù)雜度、加大有用信號(hào)頻譜和其它可混疊信號(hào)之間的距離，對(duì)信號(hào)采用過(guò)采樣，選擇125MHz作為ADC的采樣頻率。
[0032]如圖7所示，所述FPGA單元3包括DDR緩存單元301、FPGA數(shù)據(jù)處理單元302、太網(wǎng)調(diào)試接口 303，所述DDR緩存單元301與FPGA數(shù)據(jù)處理單元302連接，所述FPGA數(shù)據(jù)處理單元302與以太網(wǎng)調(diào)試接口 303連接；所述以太網(wǎng)調(diào)試接口 303與CPU單元4之間通過(guò)IFC接口連接。
[0033]所述FPGA單元3通過(guò)接收來(lái)自ADC的數(shù)字信號(hào)進(jìn)行特征提取，濾出相應(yīng)頻段的數(shù)據(jù)，并對(duì)其進(jìn)行下變頻處理，從而得到IQ基帶數(shù)據(jù)，通過(guò)PCIE接口將數(shù)據(jù)傳輸給CPU單元4。
[0034]如圖8所示，所述DDR緩存單元301由芯片U8組成，其芯片型號(hào)為K4B2G0846C ;其主要功能是FPGA數(shù)據(jù)處理單元302的