收發(fā)器接收到同步字符后，即完成數(shù)據(jù)鏈路連接，F(xiàn)PGA的發(fā)送模塊開始向高速收發(fā)器發(fā)送數(shù)據(jù)幀；在每一幀數(shù)據(jù)發(fā)送結(jié)束后和下一幀數(shù)據(jù)發(fā)送前，F(xiàn)PGA的發(fā)送模塊向高速收發(fā)器同時(shí)發(fā)送同步字符，高速收發(fā)器不斷檢測控制信號(hào)RKLSB和RKMSB,根據(jù)RKLSB和RKMSB的狀態(tài)判斷數(shù)據(jù)類型，使高速收發(fā)器能夠通過檢測數(shù)據(jù)類型，舍棄幀頭、幀尾和同步字符，鎖存真正需要的數(shù)據(jù)；
[0027]FPGA的接收模塊負(fù)責(zé)在高速多通道快視圖像電路上電或者復(fù)位后，高速多通道快視圖像電路處于失步狀態(tài)下，F(xiàn)PGA的接收模塊，首先檢測從高速收發(fā)器接收到的數(shù)據(jù)同步字符，檢測到后FPGA的接收模塊向高速收發(fā)器發(fā)送80個(gè)連續(xù)的同步應(yīng)答字符和組合碼，保證數(shù)據(jù)鏈路連接，使鏈路處于同步狀態(tài)中，同步狀態(tài)建立后立刻轉(zhuǎn)入正常數(shù)據(jù)接收狀態(tài)；
[0028]高速收發(fā)器，在數(shù)據(jù)鏈路連接后，接收和發(fā)送外部的串行圖像數(shù)據(jù)，當(dāng)高速收發(fā)器作為發(fā)送器時(shí)，基于FPGA的發(fā)送模塊產(chǎn)生的參考時(shí)鐘TXCLK鎖定，并將串行圖像數(shù)據(jù)轉(zhuǎn)換成16位并行圖像數(shù)據(jù)，時(shí)式串行送至FPGA的發(fā)送模塊，輸入FPGA的發(fā)送模塊的16位并行圖像數(shù)據(jù)，按照8B/10B編碼格式在FPGA的發(fā)送模塊內(nèi)部變成20bit圖像數(shù)據(jù)；輸入FPGA的發(fā)送模塊的16位并行圖像數(shù)據(jù)的傳輸速率是以20倍參考時(shí)鐘TXCLK的頻率；8B/10B編碼是高速傳輸中常用的編碼形式，是一種數(shù)值查找類型的編碼的機(jī)制，將8位的數(shù)據(jù)轉(zhuǎn)化為10位數(shù)據(jù)編碼數(shù)據(jù)，用于提高數(shù)據(jù)傳輸特性，這些符號(hào)可以保證有足夠的跳變用于時(shí)鐘的恢復(fù)。8B/10B編碼有256個(gè)數(shù)據(jù)字符編碼和12個(gè)控制字符編碼；
[0029]當(dāng)高速收發(fā)器作為接收器時(shí)，對(duì)FPGA的外部寫入接收模塊的串行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換得到20bit的并行數(shù)據(jù)，將20bit的并行數(shù)據(jù)的速率同步到FPGA的接收模塊產(chǎn)生的恢復(fù)時(shí)鐘RXCLK的頻率，再使用8B或1B解碼格式將20bit的并行數(shù)據(jù)解碼為16位的原始數(shù)據(jù)送至外部。高速收發(fā)器可以對(duì)多路通道同時(shí)或者單獨(dú)通道收發(fā)外部圖像信號(hào)，實(shí)現(xiàn)信號(hào)接收的多種方式。并且電路采取串行傳輸狀態(tài)，提高接收信號(hào)的傳輸?shù)木嚯x和精度，同時(shí)減少?目號(hào)的延時(shí)、偏移和相互之間的串?dāng)_，提尚系統(tǒng)性能；
[0030]FPGA的數(shù)據(jù)合成模塊，將發(fā)送模塊中的20bit圖像數(shù)據(jù)，轉(zhuǎn)換成28位的數(shù)據(jù)，同時(shí)產(chǎn)生數(shù)據(jù)行有效位、列有效位和數(shù)據(jù)伴隨時(shí)鐘。FPGA的數(shù)據(jù)合成模塊合理處處理高速串行收發(fā)器得到的圖像數(shù)據(jù)，并通過程序?qū)D像數(shù)據(jù)轉(zhuǎn)換，提高電路性能；
[0031]Camera Link數(shù)據(jù)發(fā)送電路，接收FPGA的數(shù)據(jù)合成模塊發(fā)送的圖像數(shù)據(jù)，通過電壓轉(zhuǎn)換、檢測數(shù)據(jù)行有效位、列有效位和數(shù)據(jù)伴隨時(shí)鐘，完成Camera Link數(shù)據(jù)合成，轉(zhuǎn)換成為符合Camera Link協(xié)議的低壓差分信號(hào)LVDS傳輸出去。Camera Link數(shù)據(jù)發(fā)送電路通過數(shù)據(jù)合成產(chǎn)生6組BASE模式輸出和3組FULL模式輸出形式。BASE模式單獨(dú)輸出一組圖像數(shù)據(jù)。外接電腦采集卡中的一通道接口接收?qǐng)D像數(shù)據(jù)，多路模式輸出可以在使用多個(gè)采集卡同時(shí)查看多路圖像數(shù)據(jù)。FULL模式同時(shí)輸出數(shù)據(jù)2組圖像數(shù)據(jù)，使用一個(gè)電腦采集卡可以同時(shí)接收2組圖像數(shù)據(jù)，節(jié)省電腦采集卡通道的數(shù)量。復(fù)合的輸出形式可以適應(yīng)不同的接收設(shè)備，滿足不同的后續(xù)使用的需要。Camera Link數(shù)據(jù)發(fā)送電路功能，可以實(shí)現(xiàn)數(shù)據(jù)的多通道和多種模式的輸出，提高了電路輸出的方式和靈活性。
[0032]本發(fā)明具有高速多通道接收數(shù)據(jù)和對(duì)數(shù)據(jù)進(jìn)行轉(zhuǎn)發(fā)的功能，適用于對(duì)總線數(shù)目、數(shù)據(jù)傳輸距離和精度有要求的遙感相機(jī)地面圖像采集部分中。本發(fā)明高速多通道快視電路已經(jīng)應(yīng)用到多個(gè)高分可見光、紅外遙感衛(wèi)星視頻電路圖像采集地面檢測設(shè)備中。通過圖像采集結(jié)果檢測遙感衛(wèi)星視頻信號(hào)處理電路圖像輸出質(zhì)量和效果，為視頻遙感衛(wèi)星視頻信號(hào)處理電路的調(diào)試起到輔助作用，并且由于高速多通道快視電路輸入輸出模式多樣，可以適應(yīng)后續(xù)多個(gè)衛(wèi)星視頻信號(hào)處理電路圖像采集的要求。
[0033]本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知技術(shù)。
【主權(quán)項(xiàng)】
1.一種高速多通道快視圖像電路，其特征在于，包括:FPGA芯片，高速收發(fā)器，CameraLink數(shù)據(jù)發(fā)送電路；FPGA芯片包括發(fā)送模塊、接收模塊、控制模塊、數(shù)據(jù)合成模塊； FPGA的控制模塊產(chǎn)生同步字符、幀頭、幀尾以及控制信號(hào)，并根據(jù)同步字符、幀頭、幀尾建立收發(fā)有效鏈路；同時(shí)FPGA的控制模塊，產(chǎn)生高速收發(fā)器能夠識(shí)別的COMMA字符序列，當(dāng)高速收發(fā)器通過掃描搜索COMMA字符序列，以實(shí)現(xiàn)數(shù)據(jù)的對(duì)齊功能； FPGA的發(fā)送模塊負(fù)責(zé)在高速多通道快視圖像電路上電或復(fù)位后，高速多通道快視圖像電路處于失步狀態(tài)下的Ims內(nèi)，F(xiàn)PGA的發(fā)送模塊，首先向FPGA的高速收發(fā)器發(fā)送同步字符，發(fā)送同步字符Ims后，高速收發(fā)器接收到同步字符后，即完成數(shù)據(jù)鏈路連接，F(xiàn)PGA的發(fā)送模塊開始向高速收發(fā)器發(fā)送數(shù)據(jù)幀；在每一幀數(shù)據(jù)發(fā)送結(jié)束后和下一幀數(shù)據(jù)發(fā)送前，F(xiàn)PGA的發(fā)送模塊向高速收發(fā)器同時(shí)發(fā)送同步字符，使高速收發(fā)器能夠通過檢測數(shù)據(jù)類型，舍棄幀頭、幀尾和同步字符； FPGA的接收模塊負(fù)責(zé)在高速多通道快視圖像電路上電或者復(fù)位后，高速多通道快視圖像電路處于失步狀態(tài)下，F(xiàn)PGA的接收模塊，首先檢測從高速收發(fā)器接收到的數(shù)據(jù)同步字符，檢測到后FPGA的接收模塊向高速收發(fā)器發(fā)送80個(gè)連續(xù)的同步應(yīng)答字符和組合碼，保證數(shù)據(jù)鏈路連接，使鏈路處于同步狀態(tài)中； 高速收發(fā)器，在數(shù)據(jù)鏈路連接后，接收和發(fā)送外部的串行圖像數(shù)據(jù)，當(dāng)高速收發(fā)器作為發(fā)送器時(shí)，基于FPGA的發(fā)送模塊產(chǎn)生的參考時(shí)鐘TXCLK鎖定，并將串行圖像數(shù)據(jù)轉(zhuǎn)換成16位并行圖像數(shù)據(jù)，時(shí)式串行送至FPGA的發(fā)送模塊，輸入FPGA的發(fā)送模塊的16位并行圖像數(shù)據(jù)，按照8B/10B編碼格式在FPGA的發(fā)送模塊內(nèi)部變成20bit圖像數(shù)據(jù)；輸入FPGA的發(fā)送模塊的16位并行圖像數(shù)據(jù)的傳輸速率是以20倍參考時(shí)鐘TXCLK的頻率； 當(dāng)高速收發(fā)器作為接收器時(shí)，對(duì)FPGA的外部寫入接收模塊的串行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換得到20bit的并行數(shù)據(jù)，將20bit的并行數(shù)據(jù)的速率同步到FPGA的接收模塊產(chǎn)生的恢復(fù)時(shí)鐘RXCLK的頻率，再使用8B/10B解碼格式將20bit的并行數(shù)據(jù)解碼為16位的原始數(shù)據(jù)送至外部； FPGA的數(shù)據(jù)合成模塊，將發(fā)送模塊中的20bit圖像數(shù)據(jù)，轉(zhuǎn)換成28位的數(shù)據(jù)，同時(shí)產(chǎn)生數(shù)據(jù)行有效位、列有效位和數(shù)據(jù)伴隨時(shí)鐘； Camera Link數(shù)據(jù)發(fā)送電路，接收FPGA的數(shù)據(jù)合成模塊發(fā)送的圖像數(shù)據(jù)，通過電壓轉(zhuǎn)換、檢測數(shù)據(jù)行有效位、列有效位和數(shù)據(jù)伴隨時(shí)鐘，完成Camera Link數(shù)據(jù)合成，轉(zhuǎn)換成為符合Camera Link協(xié)議的低壓差分信號(hào)LVDS傳輸出去。
【專利摘要】本發(fā)明提供一種高速多通道快視圖像電路，包括：FPGA處理芯片,負(fù)責(zé)對(duì)數(shù)據(jù)接收和轉(zhuǎn)發(fā)；數(shù)據(jù)收發(fā)部分,接收?qǐng)D像數(shù)據(jù)信號(hào)的高速收發(fā)器、將圖像數(shù)據(jù)傳輸?shù)紽PGA中,同時(shí)也可以發(fā)送FPGA生成的數(shù)據(jù)；Camera Link數(shù)據(jù)發(fā)送部分,通過FPGA把數(shù)據(jù)轉(zhuǎn)換成與Camera Link協(xié)議相匹配的低壓差分信號(hào)(LVDS),傳輸?shù)絇C機(jī)；本發(fā)明實(shí)現(xiàn)高速多通道圖像數(shù)據(jù)傳輸,提高了數(shù)據(jù)傳輸距離和精度,同時(shí)增加總線的數(shù)目減少信號(hào)的延時(shí)或偏移以及相互件的串?dāng)_,并且實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。
【IPC分類】H04N7-18
【公開號(hào)】CN104836989
【申請(qǐng)?zhí)枴緾N201510205945
【發(fā)明人】黃競, 程甘霖, 王鑫, 林為秀, 閆靜純, 顧晨躍, 郭宇琨, 于雙江, 王建宇, 蘇浩航, 張磊, 榮鵬, 趙洋, 倪建軍
【申請(qǐng)人】北京空間機(jī)電研究所
【公開日】2015年8月12日
【申請(qǐng)日】2015年4月27日