專利名稱：比特相位同步方法和比特相位同步電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種比特相位同步方法以及適用于實施這種方法的比特相位同步電路。
由多個單元(如寬帶ISDN(綜合業(yè)務數(shù)字網(wǎng))交換系統(tǒng))組成的系統(tǒng)通過線路將來自公共參考時鐘源具有相同頻率的時鐘分配到每一個單元。每一單元從與時鐘同步的另一單元接收數(shù)據(jù)，并將數(shù)據(jù)發(fā)送到該單元。但是，當在很高的速率下處理大量的數(shù)據(jù)時，由于由于時鐘的線路之間的長度差而引起的由這些單元接收的時鐘之間的相位差是一個問題。因此，采用一種方法，即，提供一種比特相位同步電路來調(diào)整輸入數(shù)據(jù)的相位，從而每一單元使輸入數(shù)據(jù)在相位上與其自身的時鐘同步。
例如，實現(xiàn)該目的的現(xiàn)有技術(shù)有日本公開的專利申請4-293332中揭示的技術(shù)。下面簡述這種技術(shù)。輸入數(shù)據(jù)輸入到由相互串聯(lián)連接的多個延遲門組成的第一延遲門組。所述延遲門中的任何一個的輸入數(shù)據(jù)或輸出數(shù)據(jù)作為從第一延遲門組的輸出數(shù)據(jù)而輸出。輸出數(shù)據(jù)輸出到由二級延遲門組成的第二延遲門組。接著，在由參考時鐘控制的同一時間，判斷第二延遲門組的第一級延遲門的所述輸入數(shù)據(jù)和輸出數(shù)據(jù)是否在邏輯電平上重合，以及第一級延遲門的輸出數(shù)據(jù)與第二級延遲門的輸出數(shù)據(jù)相互是否在邏輯電平上重合。按照這一判斷，產(chǎn)生一為變化檢測信號，該信號給出在所述判斷時間之前和之后，來自所述第一級延遲門的輸出數(shù)據(jù)在邏輯電平變化的時刻，即比特變化點是否在規(guī)定的時間范圍內(nèi)。并且，如果輸入數(shù)據(jù)與參考時鐘相互不同步，那么響應于該比特變化檢測信號，系統(tǒng)執(zhí)行自動相位調(diào)整，從而通過從所述第一延遲門組輸出的多個輸出數(shù)據(jù)中選出另一輸出數(shù)據(jù)(稱為所選數(shù)據(jù))，并將所述新選擇的輸出數(shù)據(jù)發(fā)送到第二延遲門組，使所述輸入數(shù)據(jù)在相位上與所述參考時鐘同步。
在上述現(xiàn)有技術(shù)中，延遲時間的穩(wěn)定性，即，第一延遲門組的每一延遲門的延遲量置關(guān)重要。因為當?shù)谝谎舆t門組的每一延遲門的延遲量隨時間的不同而不同時，第一延遲門組的每一延遲門不會以精確的重復性向輸入數(shù)據(jù)提供相位差。原因是，因為每一延遲門中的延遲量是要調(diào)整的相位差的最小單元，所以相位調(diào)整的分辨能力會變化。當相位調(diào)整分辨能力改變時，即使想按照比特變化檢測信號，通過改變第一延遲門組中的輸出位置來調(diào)整輸入數(shù)據(jù)的相位，也不能執(zhí)行所希望的相位調(diào)整。
但是，在所述公開的專利申請中，沒有描述第一延遲門組中延遲量的穩(wěn)定性。即使第一延遲門組的每一延遲門是由精心設計CMOS反相器組成，以使該CMOS反相器的具有固定的時間延遲量，但因構(gòu)成芯片的MOS FET的芯片溫度或成品特征，CMOS反相器中信號的延遲量會極大地偏離設計值。
為了使比特相位調(diào)整電路具有良好的相位差重復性，必須至少使第一延遲門組中的延遲量隨流逝的時間穩(wěn)定。但是至今，還沒有抑制延遲門中這種不希望的變化的設計構(gòu)思。
因此，本發(fā)明的目的是提供一種實現(xiàn)比特相位同步的方法，以及適用于實施該方法的電路。
本發(fā)明預先假設現(xiàn)有的方法如下所述。首先，輸入數(shù)據(jù)輸入到由相互串聯(lián)連接的多個延遲門組成的第一延遲門組。從第一延遲門組的各個延遲門所獲得的沒有延遲的輸入數(shù)據(jù)和與該輸入數(shù)據(jù)相關(guān)的延遲數(shù)據(jù)中選擇出任何一個數(shù)據(jù)，并輸出所選擇的數(shù)據(jù)。
將選擇的數(shù)據(jù)輸入到由N級(N為滿足N≥2的整數(shù))的延遲門組成的第二延遲門組。選擇的數(shù)據(jù)在各個延遲門中串行延遲。接著注意從第二延遲門組輸出的延遲量不同的三輸出數(shù)據(jù)，檢查三輸出數(shù)據(jù)是否相互在邏輯電平上重合。這就是說，在由參考時鐘控制的同一時間內(nèi)，判斷第p(這里，p是滿足1≤p≤N的整數(shù))級延遲門的輸出數(shù)據(jù)與至少第(p-1)級延遲門(當p＝1時，假設第(p-1)級延遲門就是第二延遲門組的輸入點)的輸出數(shù)據(jù)相互在邏輯電平上是否重合，以及第p級延遲門的輸出數(shù)據(jù)與第p+1級延遲門的輸出數(shù)據(jù)在邏輯電平上是否相互重合。按照這一判斷，產(chǎn)生一個比特變化檢測信號，給出來自第p級延遲門的輸出數(shù)據(jù)的邏輯電平變化(也稱為比特變化)是否發(fā)生在所述判斷時間之前和之后規(guī)定的時間內(nèi)。
通過按照這一比特變化檢測信號來把當前要輸出的選擇數(shù)據(jù)改變的另一選擇的數(shù)據(jù)并輸出這一新選擇的數(shù)據(jù)，使輸入數(shù)據(jù)在相位上與參考時鐘同步。
本發(fā)明比特同步方法的一個方面是控制第一延遲門組的延遲門，來補償這些延遲門中每一個延遲門的信號延遲量的變化。
按照這一結(jié)構(gòu)，即使由于環(huán)境變化或器件的成品特征而使延遲量偏離其設計值或標稱值，也可以通過控制延遲門從而使偏離減小到零或盡可能接近零來使延遲量保持恒定。所以，第一延遲門組的每一延遲門以良好的重復性向它的輸入數(shù)據(jù)提供相位差。這里，“恒定”包括“基本恒定”(下同)。并且這意味著各延遲門的延遲量相等或不相等的情況都是如此，并且這樣可以在即使每一延遲門中的延遲量作了不需要的變化時，通過補償延遲量的變化，能夠保持延遲量為恒定。
本發(fā)明比特相位同步方法的第二個方面是控制第二延遲門組的延遲門，從而同樣相對于第二延遲門組的各個延遲門中的信號延遲量來說，補償這些延遲門中每一個門的延遲量變化。
按照這樣的結(jié)構(gòu)，由于從第(p-1)級、第p級和第(p+1)級延遲門輸出的數(shù)據(jù)中的相位差是穩(wěn)定的，所以檢測某一比特變化的時間范圍是恒定的。因此，由于確保了比特變化檢測靈敏度的重復性，可以大大提高比特變化檢測操作的可靠性。
按照本發(fā)明的較佳實施例，第一和第二延遲門組各個延遲門延遲量的變化可以同時得到補償。
本發(fā)明預先假設現(xiàn)有比特同步電路具有如下的結(jié)構(gòu)。這就是說，本發(fā)明的實施例提供了一種比特相位調(diào)整裝置、比特變化檢測裝置和轉(zhuǎn)換信號發(fā)生裝置。比特相位調(diào)整裝置由相互串聯(lián)連接的多個延遲門組成，并具有使輸入數(shù)據(jù)輸入其內(nèi)的第一延遲門組，該比特相位調(diào)整裝置分別從該輸入數(shù)據(jù)和與第一延遲門組中的延遲門所獲得的輸入數(shù)據(jù)相關(guān)的延遲數(shù)據(jù)中選擇出一個數(shù)據(jù)，并輸出所選擇的數(shù)據(jù)。
比特變化檢測裝置由N(這里，N是滿足N≥2的整數(shù))個延遲門組成，并具有輸入來自比特相位調(diào)整裝置的選擇數(shù)據(jù)的第二延遲門組。通過在由參考時鐘控制的同一時間內(nèi)判斷第p(這里，p是滿足1≤p≤N的整數(shù))級延遲門的輸出數(shù)據(jù)與至少第(p-1)級延遲門(當p＝1時，假設第(p-1)級延遲門就是第二延遲門組的輸入點)的輸出數(shù)據(jù)在邏輯電平上是否相互重合，以及第p級延遲門的輸出數(shù)據(jù)和至少第(p+1)級延遲門的輸出數(shù)據(jù)在邏輯電平上是否相互重合，該比特變化檢測裝置輸出一比特變化檢測信號，它給出來自第p級延遲門的輸出數(shù)據(jù)的邏輯電平變化(也稱為比特變化)是否發(fā)生在所述判斷時間之前和之后的規(guī)定時間內(nèi)。
轉(zhuǎn)換信號發(fā)生裝置向該比特相位調(diào)整裝置提供一轉(zhuǎn)換信號，用來將從比特相位調(diào)整裝置當前輸出的選擇數(shù)據(jù)按照這一比特變化檢測信號轉(zhuǎn)換成另一選擇的數(shù)據(jù)。
按照本發(fā)明比特相位同步電路的一個方面，比特相位同步電路具有一第一延遲門組，該第一延遲門組中的每一延遲門由延遲量控制型的延遲門組成，并配備有第一延遲量控制裝置，用來將補償延遲量控制型的延遲門中的延遲量變化的控制信號提供給延遲門。
按照本發(fā)明的比特相位同步電路，即使由于環(huán)境溫度和其他因素的變化而使比特相位同步電路中的第一延遲門組的各個延遲門發(fā)生變化，但由于用來抑制變化的控制信號從延遲量控制電路提供到延遲門，因而改變的延遲量自動被校正或補償?shù)皆佳舆t量。因此，比特相位調(diào)整電路第一延遲門組的每一延遲門以良好的重復性向其輸入數(shù)據(jù)提供一相位差。所以，比特相位同步電路可以被實現(xiàn)，使輸入數(shù)據(jù)在相位上比起現(xiàn)有技術(shù)更穩(wěn)定地與其自身單元的參考時鐘同步。
當實施本發(fā)明的比特相位同步電路時，第二延遲門組中的每一延遲門最好也由延遲量控制型的延遲門組成。
按照這種結(jié)構(gòu)，即使由于環(huán)境溫度和其他因素的變化而使第(p-1)級、第p級和第(p+1)級延遲門的延遲量發(fā)生變化，它們的校正或補償也會以上述方式自動進行。所以，由于從第(p-1)級、第p級和第(p+1)級延遲門輸出的數(shù)據(jù)之間的相位延遲是穩(wěn)定的，所以檢測變化點的時間范圍也恒定。因此，由于確保了比特變化檢測靈敏度的重復性，所以可以實現(xiàn)更高可靠性的比特相位同步電路。
實現(xiàn)本發(fā)明的比特相位同步電路時，如果延遲量控制型的每一延遲門由其延遲量受電壓控制的延遲門組成，并且延遲量控制電路由PLL(鎖相環(huán))電路組成，那么可以使用一種精確延遲量控制技術(shù)，這種技術(shù)采用了PLL技術(shù)。眾所周知，PLL電路檢測輸入信號與輸出信號之間的相位差，并輸入一使該相位差為零的控制電壓到電壓控制振蕩器內(nèi)。延遲門中延遲量的變化可以通過將控制電壓提供到比特相位同步電路的延遲門而得到補償。
特別是，如果使第一和第二延遲門組中每一延遲門與所述PLL電路的電壓控制振蕩器中提供的延遲門一樣具有相同的電路和線路結(jié)構(gòu)，那么由于可以對第一和第二延遲門組中每一個延遲門施加與PLL電路中延遲門的相同的控制，所以可以容易地進行精確延遲量控制。
在結(jié)合附圖對本發(fā)明作了下述詳細描述以后，讀者將會更好地理解本發(fā)明的上述和其他目的、特征和優(yōu)點。


圖1是本發(fā)明比特相位同步電路的整個結(jié)構(gòu)方框圖；圖2是說明本發(fā)明的比特相位同步電路中比特相位調(diào)整電路的方框圖；圖3是說明延遲量控制型的延遲門的電路圖；圖4是說明本發(fā)明比特相位同步電路中比特變化檢測電路的方框圖；圖5是說明本發(fā)明轉(zhuǎn)換信號發(fā)生電路，即比特相位同步電路中比特相位控制電路的方框圖；圖6是說明本發(fā)明比特相位同步電路中配置的延遲量控制電路的方框圖；圖7是說明延遲量控制電路中配置的電壓控制振蕩器的方框圖；圖8是說明一例本發(fā)明的比特相位同步方法的時序圖；圖9是說明另一例本發(fā)明的比特相位同步方法的時序圖；圖10說明第三個例子的本發(fā)明的比特相位同步方法的時序圖；圖11是說明本發(fā)明另一個實施例的比特相位同步方法以及說明一例使第二延遲門組的每一個延遲門中延遲量為恒定的電路圖；圖12是描述另一例用于本發(fā)明的比特相位同步電路的延遲門和延遲量控制電路的電路圖。
參照附圖，本發(fā)明的比特相位同步方法和比特相位同步電路的較佳實施例描述如下。
說明書附圖的描述是粗略的，僅繪制到能夠幫助理解本發(fā)明的程度。同樣的標號在圖中描述的是同樣的元件，因而其重復描述有時省略。1.第一個實施例第一個實施例給出這樣一個例子，即，第一延遲門組中的每一個延遲門由延遲量受電壓控制的延遲門組成，并且延遲量控制電路由PLL電路組成。1-1.電路結(jié)構(gòu)的描述首先，參照圖1至7描述一例用于本發(fā)明的比特相位同步電路10的電路結(jié)構(gòu)。圖1是本發(fā)明第一個實施例的比特相位同步電路方框圖。圖2是比特相位同步電路10中配置的比特相位調(diào)整電路20的電路圖。圖3是比特相位調(diào)整電路20中配置的第一延遲門組21的每一個延遲門的電路圖。圖4是比特相位同步電路10中配置的比特變化檢測電路30的電路結(jié)構(gòu)電路圖。圖5是比特相位同步電路10中配置的轉(zhuǎn)換信號發(fā)生電路40的電路結(jié)構(gòu)電路圖。圖6是比特相位同步電路10中配置的延遲量控制電路(具體說來是PLL電路)的電路結(jié)構(gòu)電路圖。圖7是一例延遲量控制電路50中配置的電壓控制振蕩器57的電路圖。
圖1是本實施例的總圖，標號10a是輸入數(shù)據(jù)Din的輸入端，標號10b是高速參考時鐘Cin(也可以表示為Ci)的輸入端，Dout是比特相位已經(jīng)同步的輸出數(shù)據(jù)，Cout是參考時鐘Cin的輸出。符號Do、Di、VCNT等將在以后逐步說明?？紤]按照寬帶ISDN交換系統(tǒng)的Din和Dout為例，輸入數(shù)據(jù)Din是從未圖示的另一單元發(fā)送的數(shù)據(jù)，而參考時鐘Cin是通過從未圖示的時鐘源的時鐘線發(fā)送的高速參考時鐘。而比特相位同步電路10是調(diào)整輸入數(shù)據(jù)Din和參考時鐘Cin之間相位差并恰當輸出輸出數(shù)據(jù)Dout至下一級的電路。元件20至50將在下面詳述。
首先，參照圖2和圖3描述比特相位調(diào)整電路20。本實施例中，除了延遲門21(1)到21(n-1)是延遲量控制型的以外，比特相位調(diào)整電路20與日本公開的專利申請4-293332中公開的具有相同的結(jié)構(gòu)。具體說來，比特相位調(diào)整電路20由第一延遲門組21和選擇器23組成，比特相位調(diào)整電路20將保持完整的輸入數(shù)據(jù)Din和從相位經(jīng)調(diào)整的輸入數(shù)據(jù)Din產(chǎn)生的數(shù)據(jù)輸出到比特變化檢測電路30。
第一延遲門組21由相互串聯(lián)連接的多個(即(n-1)個)延遲門211至21n-1組成。輸入數(shù)據(jù)Din輸入到第一延遲門組21的第一級延遲門211。第一延遲門組21將輸入數(shù)據(jù)Din，即相位延遲量為零的輸入數(shù)據(jù)，和從各個延遲門211到21n-1獲得的輸入數(shù)據(jù)的延遲數(shù)據(jù)輸入到選擇器23。所以，自然，第一延遲門組21將相位相互不同的n種數(shù)據(jù)以從最小延遲量到最大延遲量的數(shù)據(jù)順序輸出到選擇器23。
這里，假設第一延遲門組21中的每一個延遲門211到21n-1是可以控制因而延遲量是恒定的延遲門(稱為“延遲量控制型延遲門”)。這種延遲量控制型延遲門211到21n-1可以由按照比特相位同步電路的設計的任何電路組成。但是，電路最好是一種延遲量是受電壓控制的類型的。原因是這種類型具有這樣一個優(yōu)點，即，它可以使用MOS技術(shù)來制造延遲門，可以比較容易地構(gòu)筑控制延遲門的延遲量控制電路，并且可以將PLL電路(后文中詳述)用作延遲量控制電路。
本實施例中，描述了將PLL電路用作延遲量控制電路50的一個例子。通常，PLL電路具有一個由環(huán)形振蕩器組成的電壓控制振蕩器。該環(huán)形振蕩器由電壓控制型的延遲門組成。眾所周知，構(gòu)成環(huán)形振蕩器的延遲門在PLL電路的工作中其延遲量的變化很小。
因此，在本實施例中，延遲門211到21n-1中的每一個由與環(huán)形振蕩器中的延遲門相同的電路和布局結(jié)構(gòu)的延遲門組成。采用控制組成環(huán)形振蕩器的延遲門的控制電壓作為與電壓控制振蕩器中的延遲門具有相同電路和布局結(jié)構(gòu)的延遲門211到21n-1的控制信號，可以使延遲門211到21n-1的延遲量的變化更小。
一例這種類型的延遲門見圖3所示。延遲門211至21n-1中的每一個由串聯(lián)連接的第一CMOS反相器21x和第二CMOS反相器21y組成。這里，第一CMOS反相器21x由PMOS晶體管21a和NMOS晶體管21b組成，NMOS晶體管21c(第三MOS晶體管)與該CMOS反相器的NMOS晶體管21b串聯(lián)相連，并且一模擬控制電壓VCNT(將在后文中詳述)輸入到第三晶體管的控制端。
在圖3所示的組合例子中，帶有第一反相器21x和第二反相器21y的延遲門介于電源和地之間。第一反相器21x中的第一PMOS晶體管21a，其漏極連接到電源，第一NMOS晶體管21b的漏極與第一PMOS晶體管21a的源級相連，第二NMOS晶體管21c的漏極與晶體管21b的源極相連，而其源極接地。第一PMOS晶體管21a的柵極和第一NMOS晶體管21b的柵極的公共連接點用作信號輸入端IN，第二NMOS晶體管21c的柵極用作控制信號端。
與此類似，第二反相器21y中的第二PMOS晶體管21d的漏極與電源相連，第三NMOS晶體管21e的漏極與晶體管21d的源極相連，源極接地。第二PMOS晶體管21d的柵極和第三NMOS晶體管21e的柵極的公共連接點與第一PMOS晶體管21a的源極和第一NMOS晶體管21b的漏極的公共連接點相連。第二PMOS晶體管21d和第三NMOS晶體管21e的漏極的公共連接點用作輸出端OUT。
按照圖3中描述的延遲門的結(jié)構(gòu)，第三MOS晶體管21c的電流驅(qū)動能力可以通過改變輸入到所述晶體管21c柵極的控制電壓使之位于所述晶體管21c不會處在截止狀態(tài)下來調(diào)整。因此，由于單級延遲門的整個延遲量可以按照將作為控制信號VCNT而輸入的電壓值來控制，用圖3說明的延遲門用作延遲量控制型的延遲門。所以，例如，當改變比特相位同步電路的環(huán)境溫度(或芯片溫度)時，延遲門的延遲量也根據(jù)MOSFET的特征而改變，但這種變化可以在延遲門211至21n-1自身中得到補償。具體說來，延遲量控制型的延遲門211至21n-1與延遲量控制電路50的PLL電路的延遲門一樣放置在相同的環(huán)境中。所以，當環(huán)境溫度高時，PLL電路的延遲門改變延遲量，但電壓高到足以補償這種變化的控制信號VCNT提供到電壓控制振蕩器，使延遲量保持恒定。另一方面，當芯片溫度低時，與高溫時相比更低的電壓作為控制信號VCNT提供到電壓控制振蕩器，以保持延遲量恒定。由于控制電壓VCNT施加到本發(fā)明延遲門組中的每一個延遲門，所以每一延遲門用作與電壓控制振蕩器的延遲門相同的，獨立于環(huán)境溫度或芯片溫度而延遲時間幾乎恒定的延遲門。
在這情況中，從延遲量控制電路50提供控制信號VCNT，和電路50將在下文中描述。
選擇器23由n個2輸入端的與門211至25n和n輸入端的或門27組成，與門251至25n的輸出作為其輸入。輸入來自第一延遲門組的n種數(shù)據(jù)，而不分別復制到n個2輸入端的與門251至25n的一個輸入端。輸入來自轉(zhuǎn)換信號發(fā)生電路(即比特相位控制電路40)的n個選擇信號SEL1至SELn，而不分別復制到n個2輸入端的與門251至25n的其他輸入端。按照選擇信號SEL1至SELn的狀態(tài)，選擇器23將第一延遲門組21的所述n種數(shù)據(jù)中的任何一個作為輸入信號Di有選擇地輸出到比特變化檢測電路30。
接著，參照圖4描述比特變化檢測電路30。本實施例中，最好使比特變化檢測電路30具有與日本公開的專利申請4-293332中揭示的電路相同的結(jié)構(gòu)。具體說來，比特變化檢測電路30由第二延遲門組31組成，該延遲門組31由兩個(N＝2)個延遲門311和312、第一至第三觸發(fā)電路(也稱為鎖存電路)331至333、第一和第二異或門351和352以及第一和第二SR觸發(fā)電路371和372組成。第二延遲門組31將從比特相位調(diào)整電路20輸出的數(shù)據(jù)Di和從在相位上分別通過延遲門311和延遲門311和312已經(jīng)延遲的數(shù)據(jù)Di所產(chǎn)生的延遲數(shù)據(jù)S311和S312輸出到下一級電路331至333。即，第二延遲門組31將在相位上相互不同的三種數(shù)據(jù)Di、S311和S312輸出到下一級電路331至333。在由參考時鐘Ci決定的同時(例如在下文中將描述的圖8中所示的時刻)，第一鎖存電路331鎖存保持原封不動而沒有延遲的數(shù)據(jù)Di，第二鎖存電路332鎖存延遲門311的輸出數(shù)據(jù)S11，第三鎖存電路333鎖存延遲門312的輸出數(shù)據(jù)S312。第一異或門351判斷由第一鎖存電路331鎖存的數(shù)據(jù)S331與第一鎖存電路332鎖存的數(shù)據(jù)S332相互在邏輯電平上是否一致。第二異或門352判斷由第二鎖存電路332鎖存的數(shù)據(jù)S332和第三鎖存電路333鎖存的數(shù)據(jù)S333在邏輯電平上是否一致。按照第一和第二異或門351和352的輸出，SR觸發(fā)器371或372輸出一UP信號或一DOWN信號，作為比特變化檢測信號。這樣一種信號處理順序已為公眾所知，但具體的例子將在后文中描述，從而使讀者容易地理解本發(fā)明。
第一鎖存電路331鎖存的Di是保持原封不動的輸入數(shù)據(jù)，并且在相位上比第二鎖存電路33鎖存的數(shù)據(jù)S311快。另一方面，第三鎖存電路333鎖存的數(shù)據(jù)S312在相位上比數(shù)據(jù)S311慢?，F(xiàn)在假設2電平信號從“1”到“0”的變化或反過來從“0”到“1”的變化稱為“比特變化”，而發(fā)生變化的時刻稱為“變化點”。輸入數(shù)據(jù)Di和信號S312的相位關(guān)系是根據(jù)信號S311來判斷的，它在與輸入數(shù)據(jù)Di的關(guān)系上，在相位延遲上處在中間。在數(shù)據(jù)S311的比特變化的發(fā)生稍稍遲于第二鎖存電路331中的鎖存時間(判斷時間)并且這種變化的發(fā)生接近延遲門311的延遲時間之內(nèi)時，由第二和第一鎖存電路332和331鎖存的數(shù)據(jù)S332和S331相互不一致。這種不一致由第一異或門351檢測，并且結(jié)果，SR觸發(fā)電路371被設置為“1”，并輸出一UP信號，作為后向比特變化檢測信號。相反，如果數(shù)據(jù)S312的比特變化的發(fā)生稍稍早于第二鎖存電路332中的鎖存時間，并且該變化的發(fā)生接近在延遲門311的延遲時間之內(nèi)時，則第二和第三鎖存電路332和333鎖存的數(shù)據(jù)S332和S333相互不一致。邏輯電平的這種不一致是由第二異或門352檢測的，并且結(jié)果，SR觸發(fā)電路372被設置為“1”，并輸出一DOWN信號作為前向比特變化檢測信號。即，由第一和第二異或門351和352判斷，來自第二延遲門組31的第p級延遲門(本例中為第1級門311)的輸出數(shù)據(jù)從“0”變化到“1”或從“1”變化到“0”的時刻(變化點)是否是在所述判斷時間之前和之后規(guī)定的時間范圍內(nèi)，并且按照結(jié)果，輸出UP信號或DOWN信號作為比特變化檢測信號。將任一比特變化檢測信號轉(zhuǎn)發(fā)到轉(zhuǎn)換信號發(fā)生電路40。由于比特相位受該轉(zhuǎn)換信號控制，所以，轉(zhuǎn)換信號發(fā)生電路也稱為比特相位控制電路。
接著，參照圖5描述轉(zhuǎn)換信號發(fā)生電路(比特相位控制電路)40。本實施例中，最好比特相位控制電路40具有與日本公開的專利申請4-293332中所揭示的相同的電路結(jié)構(gòu)。構(gòu)成這種眾所周知的比特相位控制電路40，使得按照比特變化檢測信號，將恰當選擇信號(將在下文中詳述)輸出到比特相位調(diào)整電路20的選擇器23。所以在這種情況下，比特相位控制電路40由環(huán)形計數(shù)器41、或門43、觸發(fā)電路45、由n個延遲門471到47n構(gòu)成的n級延遲門組47以及由n個或門491到49n構(gòu)成的n級或門組49組成。每次執(zhí)行上述判斷時，從所述比特變化檢測電路30輸出的UP信號和DOWN信號中的一個被輸入到比特相位控制電路40中環(huán)形計數(shù)器41的UP端或DOWN端。環(huán)形計數(shù)器41響應于UP端或DOWN端的輸入，執(zhí)行上行計數(shù)運行或下行計數(shù)運行，并按照計數(shù)值，產(chǎn)生延遲量選擇控制信號Q1到Qn中的一個。這些延遲量選擇控制信號Q1到Qn分別與信號Q1’到Qn’(用Q’表示)一起輸入到相應的或門491到49n，Q1’到Qn’信號是通過延遲門471到47n延遲而獲得的，延遲門471到47n與輸出端并聯(lián)相連，用于環(huán)形計數(shù)器41的延遲量控制信號Q1到Qn(用Q表示)。從這些或門491到49n輸出的信號成為輸入到比特相位調(diào)整電路20中配置的選擇器23的與門251到25n的選擇信號SEL1到SELn(用SEL表示)。
選擇信號SEL1到SELn是通過重疊按比特變化選擇信號變化的延遲量選擇控制信號Q1到Qn而獲得的信號，以及通過分別使信號Q1到Qn通過或門491到49n而延遲規(guī)定的時間而獲得的信號Q1’到Qn’。所以，在延遲量選擇控制信號Q的值響應于比特變化檢測信號例如從Q1轉(zhuǎn)換成Q2的時刻，信號Q1的延遲信號Q1’已經(jīng)輸入到或門491。因此，當值Q從Q1轉(zhuǎn)換成Q2時如果信號Q1停止一段時間，則在這段時間內(nèi)選擇信號SEL具有信號Q1’的值。在環(huán)形計數(shù)器的輸出已經(jīng)變成Q2以后，選擇信號SEL變成“SEL＝Q1’+Q2”，并且當延遲門472的輸出已經(jīng)變成Q2’以后，由于Q1’已經(jīng)消失，所以信號SEL變成“SEL＝Q2”。所以，按照上述結(jié)構(gòu)，如果延遲量選擇控制信號Q停止一段時間，比特相位調(diào)整電路20會無間斷地順序輸出數(shù)據(jù)。這種情況下，即使當信號SEL變成“SEL＝Q1’+Q2”，并且選擇器23已經(jīng)輸出二信號，如果信號SEL在比特變化檢測電路30中的鎖存時刻變成“SEL＝Q2”，運行也沒有問題。
接著，描述本發(fā)明提供的延遲量控制電路50。延遲量控制電路50在本質(zhì)上沒有限制，只要它能將能夠使延遲量控制型的延遲門211到21n-1中的延遲量為恒定的控制信號提供給這些延遲門。然而在這種情況下，該電路由如下參照圖6和7描述的那樣組成。
如圖6所示，本實施例的延遲量控制信號50最好由眾所周知的稱為PLL(相位鎖定環(huán)路)電路組成，PLL電路由將規(guī)定的時鐘(這里為高速參考時鐘Ci)與電壓控制振蕩器57的信號相互進行比較的相位差檢測器51組成；延遲量控制電路50還包含獲取相位差檢測器51的輸出作為輸入的循環(huán)濾波器53，根據(jù)循環(huán)濾波器53的輸出向電壓控制振蕩器57提供直流控制信號的放大器55，以及連接在放大器55和相位差檢測器51之間的電壓控制振蕩器(VCO)57。PLL電路50中配置的電壓控制振蕩器57由環(huán)形振蕩器組成，該環(huán)形振蕩器中的多個并奇數(shù)個反相器門以環(huán)形一個個串聯(lián)連接起來。具體說來，例如如圖7所示，振蕩器57由延遲量控制型57a到57a4的延遲門和一由反相器門57b組成的串聯(lián)電路組成。延遲量控制型的延遲門57a1阿到57a4與用圖3已經(jīng)描述的延遲門具有相同的結(jié)構(gòu)。
正如已經(jīng)描述的那樣，由于采用電壓控制振蕩器57的PLL電路50是自動反饋控制的，從而總是獨立于環(huán)境溫度或芯片溫度，以與指定時鐘(這里是參考時鐘Ci)相同的頻率振蕩，在壓控振蕩器57中延遲量控制型延遲門57a1到57a4中的每一個延遲量均受到控制，從而獨立于環(huán)境溫度或芯片溫度保持接近恒定。該控制是通過分別向延遲門57a1到57a4的控制端提供獨立于環(huán)境溫度或芯片溫度而能夠使延遲門57a1到57a4的延遲量恒定的控制電壓VCNT來進行的。
本實施例中，首先，第一延遲門組21的延遲門211到21n由與圖7所描述的PLL電路的環(huán)形振蕩器的延遲門57a1到57a4相同的電路和布局結(jié)構(gòu)組成。通過將控制電壓VCNT輸入到延遲門211到21n內(nèi)，可以使這些延遲門211到21n的延遲量恒定(穩(wěn)定)。由于這樣一種類型的PLL電路的工作原理已經(jīng)在例如Baifuukan出版的由P.R.Grey和R.G.Mayer翻譯和由Minoru Nagata校譯的“用于VLSI Vo1.2的模擬集成電路設計技術(shù)”的第183到209頁中詳細描述了，所以其詳細描述此處從略。盡管事實上PLL電路中要使用的指定時鐘可以不是所述參考時鐘Ci的一個時鐘，但是時鐘Ci的使用帶來了省卻附加時鐘的效果。
1-2運行描述第一個實施例的比特相位同步電路10的比特相位同步運行參照圖8到10來描述。圖8到10是描述比特相位同步電路10的時序圖，重點放在上述比特變化檢測運行。假設圖8到10中的S21m-1、S21m和S21m+1是來自圖2中三個順序延遲門的輸出信號，并且S331、S332和S333代表是由圖4所示鎖存電路鎖存和輸出的輸出信號。
首先，考慮比特相位調(diào)整電路20從第一延遲門組(見圖2)的延遲門(圖2中的第1級延遲門211)選擇并輸出數(shù)據(jù)S21m。該數(shù)據(jù)S21m輸入到比特變化檢測電路30，作為信號Di。該Di直接輸入到第一鎖存電路331，通過第1級延遲門311輸入到第二鎖存電路332作為數(shù)據(jù)S311，以及通過二延遲門311和312輸入到第三鎖存電路333作為數(shù)據(jù)S312。這些鎖存電路稱為觸發(fā)電路，尤其是在這種情況下，第二鎖存電路稱為用作相位調(diào)整參考的參考觸發(fā)電路，而數(shù)據(jù)S311稱為參考數(shù)據(jù)。
圖8描述的是數(shù)據(jù)Di、S311和S312鎖存在時鐘Ci的上升沿處(圖8中a所代表的時刻)的例子，并且鎖存時間離各個數(shù)據(jù)的比特變化時刻足夠遠，并靠近進行數(shù)據(jù)鎖存運行(即數(shù)據(jù)識別)的各個數(shù)據(jù)的中間。在這種情況下，分別由第一鎖存電路331和第三鎖存電路333鎖存的數(shù)據(jù)Di和數(shù)據(jù)S312在時鐘Ci的上升沿處具有與參考數(shù)據(jù)的數(shù)據(jù)S311(其位值為“1”或“0”)相同的值。例如，所有的鎖存電路331、332和333在時鐘Ci的上升沿處鎖存相同的數(shù)據(jù)Dn。在這種情況下，用于參考觸發(fā)電路332可以已經(jīng)將數(shù)據(jù)鎖存在充分穩(wěn)定的狀態(tài)，所以比特變化檢測電路30不輸出比特變化檢測信號(UP信號或DOWN信號)，并且因此比特相位控制電路40將延遲量選擇信號保持在當前狀態(tài)。
圖9中示出了一例由于當電路20輸出數(shù)據(jù)S21m時輸入到比特相位調(diào)整電路20中的輸入數(shù)據(jù)Din與參考時鐘Ci的相位有偏差的情況，所以輸入數(shù)據(jù)S311的比特變化稍稍超前時鐘Ci的上升沿(鎖存時間)a。這里，注意時鐘Ci的上升沿a，參考數(shù)據(jù)的數(shù)據(jù)S311和相位比該數(shù)據(jù)S311快的數(shù)據(jù)Di具有相同的數(shù)據(jù)Dn，但是在相位上最慢的數(shù)據(jù)S312在時刻a處的Dn之前一個周期具有Dn-1值。所以在這種情況下，由于第二鎖存電路332的輸出數(shù)據(jù)S222和第三鎖存電路333的輸出數(shù)據(jù)S333在邏輯電平(位值)上不一致，所以比特變化檢測電路30輸出一DOWN信號。已經(jīng)接收該DOWN信號的比特相位控制電路40輸出一選擇控制信號SEL，從而選擇并輸出已經(jīng)在延遲量中下降了一級的數(shù)據(jù)S21m-1。
這就是說，至今，圖5中所示的環(huán)形計數(shù)器41已經(jīng)形成將其輸出端的Q2輸出設置為“1”的輸出。因此，SEL2已經(jīng)是“1”。結(jié)果，圖2中所示的與門252已經(jīng)有效，信號S21m已經(jīng)作為Di輸出。但是，由于DOWN信號已經(jīng)輸出，環(huán)形計數(shù)器41輸出一信號，從其輸出端的Q1輸出設置為“1”。因此，由于SEL1變成“1”，此時圖2中的與門251變?yōu)橛行А?br> 這樣，比特相位調(diào)整電路20將數(shù)據(jù)S21m-1輸出到比特變化檢測電路30(在圖9所示從時間tx)。這樣，由于要輸入到參考觸發(fā)電路332的數(shù)據(jù)S331變快，鎖存時間處在數(shù)據(jù)充分穩(wěn)定的位置上。
圖10中示出的一例描述了當電路20輸出數(shù)據(jù)S21m時輸入數(shù)據(jù)Din在相位上與參考時鐘Ci偏離(變快)時的情況，輸入數(shù)據(jù)S311的比特變化稍稍滯后于時鐘Ci的上升沿。這種情況下，由于參考數(shù)據(jù)的數(shù)據(jù)S311和在相位上最快的數(shù)據(jù)Di在鎖存時間內(nèi)相互在邏輯電平(比特值)上不一致，所以比特變化檢測電路30輸出一UP信號。比特相位控制電路40輸出一選擇控制信號SEL，以便選擇在延遲量上增加了一級的數(shù)據(jù)。
這就是說，環(huán)形計數(shù)器41(見圖5)改變其輸出，從而將其Q3輸出設置為“1”。因此，由于SEL3變成了“1”，所以此時圖2所示的與門253成為有效。
因此，比特相位調(diào)整電路20將數(shù)據(jù)S21m+1輸出到比特變化檢測電路30(圖10中的時刻tx)。此后，由于要輸入到參考觸發(fā)電路332的數(shù)據(jù)S331變低，將鎖存時間調(diào)整為數(shù)據(jù)充分穩(wěn)定的位置上。
這樣，如上所述，在比特相位同步電路10中，延遲門211到21n-1中的各個延遲量決定比特相位同步電路中的控制精度。延遲量有時由于某些原因偏離指定值，因此，控制精度會無法確定。因此，本發(fā)明控制第一延遲門組21的延遲門211到21n-1，從而通過當延遲門在延遲量上變化時補償延遲量的變化使延遲量始終保持恒定。由于這樣的控制可以抑制由于例如溫度等的變化而產(chǎn)生的相位控制精度變化，可以獲得這樣的效果，即可以確保所要求的電路運行。特別是，在處理高速輸入信號的比特相位同步電路中，盡管時序的設計容限很小，設計容限可以通過減小由于采用本方法而使溫度變化所引起的延遲量的變化來擴展。因此，由電源電壓的變化所引起的延遲門211到21n-1中延遲量的變化也可以被抑制。
2.第二個實施例在上述第一個實施例中，比特變化檢測電路30中提供的第二延遲門組31的延遲門311到313不局限于延遲量控制型。但是，如果延遲門311到313中的每一個由普通固定類型的延遲門組成，問題在于例如即使比特變化檢測電路30已被設計成在室溫下獲得最佳檢測靈敏度，由于實際使用時環(huán)境溫度或芯片溫度的某種上升，延遲門的延遲量也上升，變?yōu)闄z測靈敏度劣化。在第二個實施例中，揭示了解決這一問題的測量技術(shù)措施。圖11是說明這種測量技術(shù)的圖，圖中還描述了第二個實施例的比特變化檢測電路130。
第二個實施例的比特變化檢測電路130與第一個實施例的不同點在于，用圖4說明的比特變化檢測電路30中的延遲門311和312被用圖3說明的延遲量控制型的延遲門211和212取代(圖11中用1311和1312表示)，并且延遲量控制電路50的控制信號VCNT輸入到延遲門131和131的控制端(圖3中第三晶體管21c的柵極)。
通過這種方法，由于第一個實施例中說明的同樣原因，可以抑制由環(huán)境溫度或芯片溫度的變化而引起的比特變化檢測電路中延遲門1311和1312中延遲量的變化，所以可以穩(wěn)定延遲門1311和1312中各個延遲量。因此，確保了比特變化檢測電路的穩(wěn)定運行。
3.第三個實施例在上面的第一個和第二個實施例中，說明了采用圖3所示的延遲門作為延遲量控制型的延遲門，以及采用PLL電路作為延遲量控制電路。按此，可以以高精度穩(wěn)定第一延遲門組21(見圖2)和第二延遲門組31(見圖4)的延遲門中的延遲量。但是，例如，在延遲量的穩(wěn)定達到某種程度時，可以使延遲量控制電路的結(jié)構(gòu)更簡單。在第三個實施例中，描述了這樣一個例子。其描述參照圖12進行。
在第三個實施例中，在第一延遲門組和/或第二延遲門組中使用的延遲量控制型60的延遲門由第三反相器61和與第三反相器61串聯(lián)連接的第四反相器63組成。第三反相器61是這樣一個反相器，其中的P溝道MOS FET 61a、P溝道MOS FET 61b、N溝道的MOS FET 61c和N溝道的MOS FET 61d相互串聯(lián)連接，并且MOS FET61b和61c的柵極用作延遲門60的輸入，而MOS FET 61b和61c的源極和漏極的連接點分別用作第四反相器63的輸出。下面詳細描述第三反相器61，該反相器61有第三PMOS晶體管61a，其漏極與電源相連；第一PMOS晶體管61b，其漏極與晶體管61a的源極相連，第一NMOS晶體管61c，其漏極與晶體管61b的源極相連，以及第二NMOS晶體管61d，其漏極與晶體管61c的源極相連，其源極接地。第一PMOS晶體管61b的柵極和第一NMOS晶體管61c的柵極的公共連接點用作信號輸入端。
第四反相器63是這樣一個反相器，其中的P溝道MOS FET 63a、P溝道MOSFET 63b、N溝道的MOS FET 63c和N溝道的MOS FET 63d相互串聯(lián)連接，并且MOS FET63b和63c的柵極連接到第三反相器輸出，而MOS FET 63b和63c的源極和漏極的連接點分別用作延遲門60的輸出。下面詳細描述第四反相器63，該反相器63有第四PMOS晶體管63a，其漏極與電源相連；第二PMOS晶體管63b，其漏極與晶體管63a的源極相連；第三NMOS晶體管63c，其漏極與晶體管63b的源極相連，以及第四NMOS晶體管63d，其漏極與晶體管63c的源極相連，其源極接地。第二PMOS晶體管63b的柵極和第三NMOS晶體管63c的柵極的公共連接點連接到第一PMOS晶體管61b源極和第一NMOS晶體管61c漏極的連接點。第三和第四PMOS晶體管的柵極相互連接，第二和第四NMOS的柵極相互連接。第二PMOS晶體管的源極和第三NMOS晶體管的漏極的連接點用作信號輸出端。
本例中，延遲量控制電路70由用作第一延遲量控制電路的PMOS側(cè)延遲量控制電路71和用作第二延遲量控制電路的NMOS側(cè)延遲量控制電路73組成。PMOS側(cè)延遲量控制電路71由具有負溫度系數(shù)的第一電阻裝置71a和漏極與柵極與電阻裝置71a的一端而源極與電源相連的P溝道的MOS FET(第五PMOSFET)71b構(gòu)成。電阻裝置71a的另一端接地。另一方面，NMOS側(cè)延遲量控制電路73由具有負溫度系數(shù)的第二電阻裝置73a和漏極與柵極與電阻裝置73a的一端相連而源極接地的N溝道MOS FET(第五NMOS FET)73b構(gòu)成。電阻裝置73a的另一端與電源相連。PMOS側(cè)延遲量控制電路71的電阻裝置71與P溝道的MOSFET 71b的節(jié)點N71與延遲門60中的P溝道MOS FET 61a和63a的柵極相連。NMOS側(cè)延遲量控制電路73的第二電阻裝置73a和N溝道MOS FET73b的節(jié)點N73與延遲門60中的N溝道的MOS FET 61d和63d的柵極相連。在這些P側(cè)和N側(cè)延遲量控制電路71和73中，具有負溫度系數(shù)的電阻裝置用作分壓電阻器。所以，在PMOS側(cè)延遲量控制電路71中，當環(huán)境溫度(或芯片溫度)變高時，連接點N71的電位變低。并且在NMOS側(cè)延遲量控制電路73中，當環(huán)境溫度(或芯片溫度)變高時，連接點N73的電位變高。這些節(jié)點N71和N73的電壓可以用作使延遲門60中的延遲量保持恒定的控制信號。
按照第三實施例，延遲量控制電路可以比第一和第二實施例更簡單。
4.其他實施例第一、第二和第三實施例已如上述，但本發(fā)明不局限于上述實施例，可有多種多樣方式轉(zhuǎn)換和修改。
例如在第一和第二個實施例中，說明了第一和第二延遲門組的延遲門最好具有與PLL電路中的延遲門具有相同(包括大體相同)的電路和布局結(jié)構(gòu)，但即使所使用的裝置在前者和后者電路之間在大小等方面不同，但發(fā)明人認為可以使延遲量的穩(wěn)定達到某種程度。因此，在本目的的范圍內(nèi)，即使當?shù)谝缓偷诙舆t門組的延遲門不必與PLL電路中延遲門具有相同的電路和布局結(jié)構(gòu)，但發(fā)明人認為能夠?qū)崿F(xiàn)本發(fā)明的上述目標。
同時，如圖3所示，在第一個和第二個實施例中，已經(jīng)描述了NMOS FET 21c與第一CMOS反相器21x的NMOS FET 21b串聯(lián)相連用作延遲量控制型的延遲門的情況。但是，如果不采用該NMOS FET 21c，也具有這種結(jié)構(gòu)，其中，控制信號輸入到在電源和第一CMOS反相器21x的PMOS FET 21a之間新配置的PMOSFET的柵極。并且在圖3所示的結(jié)構(gòu)中，也是這樣，恰當?shù)貙⒖刂菩盘柗謩e輸入到PMOS FET 21a和電源之間新配置的NMOS FET 21c的柵極和PMOS FET的柵極。很明顯，以這種方式修改延遲量控制電路40的結(jié)構(gòu)，即改變成由適宜于這些延遲門的電路系統(tǒng)的PLL電路和環(huán)形振蕩器組成的電路系統(tǒng)，那么這種延遲量控制電路40是可行的。
在第三個實施例中，已經(jīng)描述了提供第一反相器61和第二反相器63作為延遲門60的例子。但是，可以把第一反相器61和第二反相器63之一省去。在該例中，輸入IN提供到MOS FET63b和63c的柵極。
在上面參照圖4描述的實施例中，第二延遲門組31具有一2級結(jié)構(gòu)(311和312)，并且第1級延遲門311的輸出數(shù)據(jù)用作參考數(shù)據(jù)S311，并且隨后判斷第1級延遲門311的輸入和輸出數(shù)據(jù)(Di和S311)在邏輯電平上是否相互一致，以及第1級和第2級延遲門311和312的輸出數(shù)據(jù)在邏輯電平上是否一致。但是，也可以是，第二延遲門組31具有不低于3的N級(N是滿足N≥3的整數(shù))，并且恰當?shù)牡趐級延遲門(p為滿足1≤p≤N的整數(shù))的輸出用作參考數(shù)據(jù)，并且通過增加多于上述實施例的判斷是否與參考數(shù)據(jù)一致的數(shù)據(jù)數(shù)目來產(chǎn)生比特變化檢測信號。
正如在上述說明中清楚地知道的那樣，本發(fā)明的比特相位同步方法控制延遲門，從而即使執(zhí)行輸入數(shù)據(jù)的相位調(diào)整的第一延遲門組的延遲門在延遲量上發(fā)生變化，也可通過校正延遲量的變化以恢復延遲量至它們的原始值的方法來保持它們的延遲量永遠恒定。所以，第一延遲量組的延遲門以良好的重復性分別向輸入數(shù)據(jù)提供恰當?shù)南辔徊?。因此，該方法可以確保在比特相位同步中所要求的操作。特別是，考慮在處理高速輸入信號的比特相位同步工程中，只有稍稍擴展用于時序的設計容限在可靠性方面改善比特相位同步，那么本發(fā)明更有意義。
同時，本發(fā)明的比特相位同步電路配置有第一延遲門組，該第一延遲門組由用于執(zhí)行輸入數(shù)據(jù)相位調(diào)整的延遲量控制型的延遲門和用來控制延遲門的延遲量控制電路組成。所以，即使由于環(huán)境溫度的變化而使比特相位同步電路中第一延遲門組的延遲門的延遲量改變，改變的延遲量也可被校正。因此，第一延遲門組的延遲門分別以良好的重復性向輸入數(shù)據(jù)提供恰當?shù)南辔徊睢Ｋ?，本發(fā)明的比特相位同步電路可以實現(xiàn)在相位上使輸入數(shù)據(jù)與本身的參考時鐘比現(xiàn)有技術(shù)更穩(wěn)定地同步。
權(quán)利要求
1.一種實現(xiàn)比特相位同步的方法，其特征在于，它包含下述步驟將輸入數(shù)據(jù)輸入到第一延遲門組中，所述第一延遲門組由相互串聯(lián)連接的多個延遲門組成，選擇來自所述輸入數(shù)據(jù)的數(shù)據(jù)，和與所述第一延遲門組的各個延遲門獲得的所述輸入數(shù)據(jù)相關(guān)的延遲數(shù)據(jù)的二者之一，并輸出所選擇的數(shù)據(jù)，將所述選擇的數(shù)據(jù)輸入到由N個延遲門組成的第二延遲門組中，(這里，N是滿足N≥2的整數(shù))，產(chǎn)生一比特變化檢測信號，通過在受參考時鐘控制的同一時刻判斷所述第二延遲門組的第p級延遲門的輸出數(shù)據(jù)和至少第(p-1)級延遲門的輸出數(shù)據(jù)在邏輯電平上相互一致，描述來自第p級延遲門的輸出數(shù)據(jù)的(也稱為比特變化的)邏輯電平的變化是否發(fā)在一判斷時間之前和之后的某一規(guī)定的時間內(nèi)，這里，p是滿足1≤p≤N的整數(shù)，并且，當p＝1時，假設第(p-1)級延遲門是第二延遲門組的輸入點；并且描述所述第p級延遲門的輸出數(shù)據(jù)和至少第(p+1)級延遲門的輸出數(shù)據(jù)在邏輯電平上是否一致，以及按照所述比特變化檢測信號，通過把當前要輸出的所述數(shù)據(jù)改變?yōu)榱硪凰x數(shù)據(jù)，在相位上使所述輸入數(shù)據(jù)與所述參考時鐘同步；所述比特相位同步方法控制所述第一延遲門組的延遲門，從而補償這些延遲門中的信號延遲量的變化。
2.如權(quán)利要求1所述的方法，其特征在于，所述方法控制所述第二延遲門組的延遲門，從而補償這些延遲門中的信號延遲量的變化。
3.如權(quán)利要求1所述的方法，其特征在于，所述延遲門由延遲量受一電壓控制類型的延遲門組成，以及通過向所述延遲門提供控制電壓使所述延遲門受到控制，所述控制電壓是在一PLL電路中產(chǎn)生，并提供到是所述PLL電路的一個元件的電壓控制振蕩器。
4.如權(quán)利要求2所述的方法，其特征在于，所述延遲門由延遲量受一電壓控制的類型的延遲門組成，以及通過向所述延遲門提供控制電壓使所述延遲門受到控制，所述控制電壓是在一PLL電路中產(chǎn)生，并提供到是所述PLL電路的一個元件的電壓控制振蕩器。
5.一種實現(xiàn)比特相位同步的方法，其特征在于，它包含下述步驟將輸入數(shù)據(jù)輸入到第一延遲門組中，所述第一延遲門組由相互串聯(lián)連接的多個延遲門組成，選擇來自所述輸入數(shù)據(jù)的數(shù)據(jù)，和與所述第一延遲門組的各個延遲門獲得的所述輸入數(shù)據(jù)相關(guān)的延遲數(shù)據(jù)的二者之一，并輸出所選擇的數(shù)據(jù)，將所述選擇的數(shù)據(jù)輸入到由N個延遲門組成的第二延遲門組中，這里，N是滿足N≥2的整數(shù)，產(chǎn)生一比特變化檢測信號，通過在受參考時鐘控制的同一時刻判斷所述第二延遲門組的第p級延遲門的輸出數(shù)據(jù)和至少第(p-1)級延遲門的輸出數(shù)據(jù)在邏輯電平上相互一致，描述來自第p級延遲門的輸出數(shù)據(jù)的(也稱為比特變化的)邏輯電平的變化是否發(fā)在一判斷時間之前和之后的某一規(guī)定的時間內(nèi)，這里，p是滿足1≤p≤N的整數(shù)，并且，當p＝1時，假設第(p-1)級延遲門是第二延遲門組的輸入點；并且描述所述第p級延遲門的輸出數(shù)據(jù)和至少第(p+1)級延遲門的輸出數(shù)據(jù)在邏輯電平上是否一致，以及按照所述比特變化檢測信號，通過把當前要輸出的所選數(shù)據(jù)變?yōu)榱硪粋€所選數(shù)據(jù)，在相位上使所述輸入數(shù)據(jù)與所述參考時鐘同步；所述比特相位同步方法控制所述第二延遲門組的延遲門，從而補償這些延遲門中的信號延遲量的變化。
6.如權(quán)利要求5所述的方法，其特征在于，所述延遲門由延遲量受一電壓控制類型的延遲門組成，以及通過向所述延遲門提供控制電壓使所述延遲門受到控制，所述控制電壓是在一PLL電路中產(chǎn)生，并提供到是所述PLL電路的一個元件的電壓控制振蕩器。
7.一種實現(xiàn)比特相位同步的電路，其特征在于，它包含比特相位調(diào)整裝置，所述裝置具有第一延遲門組，它由多個串聯(lián)相互連接的延遲門組成并有輸入數(shù)據(jù)輸入其內(nèi)，所述裝置從所述輸入數(shù)據(jù)中的數(shù)據(jù)，和與所述第一延遲門組中的各個延遲門獲得的所述輸入數(shù)據(jù)有關(guān)的延遲數(shù)據(jù)，選擇二者之一，并輸出選到的數(shù)據(jù)。比特變化檢測裝置，它具有一第二延遲門組，它由N級延遲門組成，這里，N是滿足N≥2的整數(shù)，所述比特變化檢測裝置還具有輸入到其內(nèi)的來自所述比特相位調(diào)整裝置的選擇數(shù)據(jù)，并輸出一比特變化檢測信號，通過在受參考時鐘控制的同一時刻判斷所述第二延遲門組的第p級延遲門的輸出數(shù)據(jù)和至少第(p-1)級延遲門的輸出數(shù)據(jù)在邏輯電平上相互一致，描述來自第p級延遲門的輸出數(shù)據(jù)的(也稱為比特變化的)邏輯電平的變化是否發(fā)在一判斷時間之前和之后的某一規(guī)定的時間內(nèi)，這里，p是滿足1≤p≤N的整數(shù)，并且，當p＝1時，假設第(p-1)級延遲門是第二延遲門組的輸入點；并且描述所述第p級延遲門的輸出數(shù)據(jù)和至少第(p+1)級延遲門的輸出數(shù)據(jù)在邏輯電平上是否一致，以及轉(zhuǎn)換信號發(fā)生裝置，用來向所述比特相位調(diào)整裝置提供一轉(zhuǎn)換信號，所述轉(zhuǎn)換信號按照所述比特變化檢測信號把當前要輸出的所述選擇數(shù)據(jù)改變?yōu)榱硪粋€選擇數(shù)據(jù)；所述比特相位同步電路的第一延遲門組具有由延遲量控制型的延遲門組成，并配置有第一延遲量控制裝置，該裝置用來將補償延遲量控制型的這些延遲門中的延遲量變化的控制信號提供給所述延遲門。
8.如權(quán)利要求7所述的電路，其特征在于，構(gòu)成所述第一延遲門組的延遲量控制型的每一延遲門由延遲量受一電壓控制的電壓控制型延遲門組成，以及所述第一延遲量控制裝置由PLL電路組成，所述PLL電路具有由環(huán)形振蕩器組成的電壓控制振蕩器，并將所述電壓控制振蕩器的控制電壓用作所述控制信號。
9.如權(quán)利要求8所述的電路，其特征在于，延遲量控制型的所述延遲門具有與構(gòu)成所述電壓控制振蕩器的延遲門相同的電路和布局結(jié)構(gòu)。
10.如權(quán)利要求7所述的電路，其特征在于，所述延遲量控制型的延遲門具有第一和第二反相器，它們分別連接在電源和地之間，所述第一反相器具有第一PMOS晶體管，其集電極與所述電源相連；第一NMOS晶體管，其漏極與所述第一PMOS晶體管的源極相連；和第二NMOS晶體管，其漏極與所述第一NMOS晶體管的源極相連，其源極與所述地相連；所述第一反相器用所述第一PMOS晶體管的柵極和所述第一NMOS晶體管的柵極的公共連接點作為信號輸入端，并用所述第二NMOS晶體管的柵極作為控制信號的端子，并且所述第二反相器具有第二PMOS晶體管，其漏極與所述電源相連；和第三NMOS晶體管，其漏極與所述第二PMOS晶體管的源極相連，其源極與所述地相連；所述第二反相器還將所述第二PMOS晶體管的柵極與所述第三NMOS晶體管的柵極的公共連接點與所述第一PMOS晶體管的源極和所述第一NMOS晶體管的源極的公共連接點連接起來，并將所述第二PMOS晶體管的源極和所述第三NMOS晶體管的漏極的連接點用作信號輸出端。
11.如權(quán)利要求7所述的電路，其特征在于，構(gòu)成所述第一延遲門組的延遲量控制型的每一個延遲門由延遲量受電壓控制的電壓控制型延遲門組成，并且，所述第一延遲量控制裝置采用具有負溫度系數(shù)的電阻裝置作為分壓電阻，并作為所述控制信號，輸出一按照溫度變化而變化的電壓。
12.如權(quán)利要求7所述的電路，其特征在于，所述延遲量控制型的延遲門具有第三和第四反相器，它們分別連接在電源和地之間，所述第三反相器具有第三PMOS晶體管，其漏極與所述電源相連；第一PMOS晶體管，其漏極與所述第三PMOS晶體管的源極相連；第一NMOS晶體管，其漏極與所述第一PMOS晶體管的源極相連；以及第二NMOS晶體管，其漏極與所述第一NMOS晶體管的源極相連，其源極與所述地相連；所述第三反相器采用所述第一PMOS晶體管的柵極和所述第一NMOS晶體管的柵極的公共連接點作為信號輸入端，所述第四反相器具有第四PMOS晶體管，其漏極與所述電源相連；第二PMOS晶體管，其漏極與所述第四PMOS晶體管的源極相連；第三NMOS晶體管，其漏極與所述第二PMOS晶體管的源極相連，以及第四NMOS晶體管，其漏極與所述第三NMOS晶體管的源極相連，其源極與所述地相連，并且使所述第二PMOS晶體管的柵極與所述第三NMOS晶體管的柵極的公共連接點與所述第一PMOS晶體管的源極和所述第一NMOS晶體管的源極的連接點相連，并且將所述第二PMOS晶體管的源極與所述第三NMOS晶體管的漏極的連接點用作信號輸出端。所述第一延遲量控制裝置具有第一和第二延遲量控制電路，所述第一延遲量控制電路具有第五PMOS晶體管，其漏極與所述電源相連；以及具有負溫度系數(shù)的第一電阻裝置，它連接在所述第五PMOS晶體管的源極和地之間，并使所述第五PMOS晶體管的柵極和源極與所述第三和第四PMOS晶體管的公共連接點相連，以及所述第二延遲量控制電路具有第五NMOS晶體管，其源極與所述地相連，以及具有負溫度系數(shù)的第二電阻裝置，它連接在所述第五NMOS晶體管的漏極和所述電源之間，并使所述第五NMOS晶體管的柵極和漏極與所述第二和第四NMOS晶體管的柵極的公共連接點相連。
13.如權(quán)利要求7所述的電路，其特征在于，所述第二延遲門組具有由延遲量控制型的延遲門組成的延遲門，并配置有第二延遲量控制裝置，用來向所述延遲門提供補償延遲量控制型的這些延遲門的延遲量變化的控制信號。
14.如權(quán)利要求13所述的電路，其特征在于，構(gòu)成所述第二延遲門組的延遲量控制型的每一個延遲門由其延遲量受一電壓控制的電壓控制型延遲門組成，所述第二延遲量控制裝置由PLL電路組成，所述PLL電路具有由環(huán)形振蕩器組成的電壓控制振蕩器，并將所述電壓控制振蕩器的控制電壓用作所述控制信號。
15.如權(quán)利要求14所述的電路，其特征在于，所述延遲量控制型的延遲門具有與構(gòu)成所述電壓控制振蕩器的延遲門相同的電路和布局結(jié)構(gòu)。
16.如權(quán)利要求13所述的電路，其特征在于，構(gòu)成所述第二延遲門組的延遲量控制型的每一個延遲門由其延遲量受一電壓控制的電壓控制型延遲門組成，并且所述第二延遲量控制裝置將具有負溫度系數(shù)的電阻裝置用作分壓電阻，并輸出作為控制信號的隨溫度變化而變化的電壓。
全文摘要
一種實現(xiàn)比特相位同步的方法和電路。方法包括:將輸入數(shù)據(jù)輸入到第一延遲門組,選擇輸入數(shù)據(jù)或與輸入數(shù)據(jù)有關(guān)的延遲數(shù)據(jù),將選擇的數(shù)據(jù)輸入到第二延遲門組,產(chǎn)生比特變化檢測信號和使輸入數(shù)據(jù)與參考信號同步。電路包括:比特相位調(diào)整裝置,比特變化檢測裝置,轉(zhuǎn)換信號發(fā)生裝置。
文檔編號H04L7/02GK1174459SQ97114530
公開日1998年2月25日 申請日期1997年7月10日 優(yōu)先權(quán)日1996年7月10日
發(fā)明者橫溝幸一 申請人:沖電氣工業(yè)株式會社