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基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC系統(tǒng)及方法與流程

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基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC系統(tǒng)及方法與流程

本發(fā)明涉及一種基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC系統(tǒng)及方法,屬于通信系統(tǒng)中路由選配和數(shù)據(jù)解碼的范疇,可廣泛用于高速光通信系統(tǒng)中骨干網(wǎng)、匯聚層、接入層以及大型數(shù)據(jù)中心等領(lǐng)域。



背景技術(shù):

光在進(jìn)入交叉設(shè)備前一般會(huì)經(jīng)歷長(zhǎng)距離傳輸過(guò)程,在傳輸過(guò)程中由于光具有色散、衰減、反射等特性進(jìn)而造成數(shù)據(jù)傳輸錯(cuò)誤。引入FEC技術(shù)可以在一定程度上解決數(shù)據(jù)傳輸錯(cuò)誤問(wèn)題,這就需要在交叉設(shè)備前增加解FEC設(shè)備用以還原數(shù)據(jù),而不同的FEC編碼種類(lèi)又需要不同種類(lèi)的解FEC設(shè)備,F(xiàn)EC編碼種類(lèi)越多對(duì)應(yīng)的解FEC設(shè)備越多。增加解FEC設(shè)備不僅會(huì)增加資金投入,而且會(huì)增大整體設(shè)備的故障率和維護(hù)時(shí)間。



技術(shù)實(shí)現(xiàn)要素:

鑒于現(xiàn)有技術(shù)的狀況,為了克服光信號(hào)長(zhǎng)距離傳輸時(shí)由于色散帶來(lái)的誤碼問(wèn)題,本發(fā)明提供一種帶有光線路交叉功能的解FEC系統(tǒng)架構(gòu),即基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC系統(tǒng)及方法,該系統(tǒng)不僅可以同時(shí)實(shí)現(xiàn)多種速率的解FEC功能,而且可以通過(guò)O/E/O方式實(shí)現(xiàn)各光通道間的交叉功能,并且具有廣播、復(fù)制功能。

本發(fā)明為實(shí)現(xiàn)上述目的,所采用的技術(shù)方案是:一種基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC系統(tǒng),其特征在于:包括殼體、背板、接口板、解FEC板、一級(jí)交叉板、二級(jí)交叉板和主控板;

數(shù)個(gè)ZD+連接器固定在背板上,背板固定在殼體內(nèi),數(shù)個(gè)接口板分別用數(shù)據(jù)總線通過(guò)ZD+連接器與一級(jí)交叉板、二級(jí)交叉板連接,一級(jí)交叉板、二級(jí)交叉板分別用數(shù)據(jù)總線通過(guò)ZD+連接器分別與數(shù)個(gè)解FEC板連接;

主控板用控制總線通過(guò)ZD+連接器分別與一級(jí)交叉板、二級(jí)交叉板、數(shù)個(gè)接口板、數(shù)個(gè)解FEC板連接;

所述接口板的電路包括,SI芯片Ⅰ、交叉芯片Ⅰ、交叉芯片Ⅱ、MCU芯片Ⅰ、光電轉(zhuǎn)換模塊組、ZD+連接器Ⅰ、電源Ⅰ;

所述MCU芯片Ⅰ分別與SI芯片Ⅰ、交叉芯片Ⅰ、交叉芯片Ⅱ、MCU芯片Ⅰ、光電轉(zhuǎn)換模塊組、ZD+連接器Ⅰ連接,所述SI芯片Ⅰ依次通過(guò)交叉芯片Ⅰ、光電轉(zhuǎn)換模塊組與交叉芯片Ⅱ連接,SI芯片Ⅰ和交叉芯片Ⅱ分別與ZD+連接器Ⅰ連接,電源Ⅰ分別為SI芯片Ⅰ、交叉芯片Ⅰ、交叉芯片Ⅱ、MCU芯片Ⅰ及光電轉(zhuǎn)換模塊組提供電源;

光電轉(zhuǎn)換模塊組包括多片光電轉(zhuǎn)換模塊,每個(gè)電源轉(zhuǎn)換模塊包括一個(gè)收端口和一個(gè)發(fā)端口;

所述解FEC板的電路包括,SI芯片Ⅱ、FPGA芯片組、時(shí)鐘芯片組、MCU芯片Ⅱ、UART TO USB芯片、USB接口、ZD+連接器Ⅱ、電源Ⅱ;

所述MCU芯片Ⅱ分別與SI芯片Ⅱ、FPGA芯片組、時(shí)鐘芯片組、UART TO USB芯片、ZD+連接器Ⅱ連接,UART TO USB芯片與USB接口連接,時(shí)鐘芯片組依次通過(guò)FPGA芯片組、SI芯片Ⅱ與ZD+連接器Ⅱ連接,電源Ⅱ分別為MCU芯片Ⅱ、SI芯片Ⅱ、FPGA芯片組、時(shí)鐘芯片組及UARTTOUUSB芯片提供電源;

FPGA芯片組由多片F(xiàn)PGA組成,F(xiàn)PGA數(shù)量越多,單板解FEC的路數(shù)越多,時(shí)鐘芯片組由多片時(shí)鐘芯片組成,F(xiàn)PGA數(shù)量越多,所需時(shí)鐘芯片越多;

所述一級(jí)交叉板的電路包括,SI芯片Ⅲ、交叉芯片Ⅲ、MCU芯片Ⅲ、ZD+連接器Ⅲ、電源Ⅲ,一級(jí)交叉板和二級(jí)交叉板的電路相同,

所述MCU芯片Ⅲ分別與SI芯片Ⅲ、交叉芯片Ⅲ連接,所述ZD+連接器Ⅲ分別與MCU芯片Ⅲ分別與SI芯片Ⅲ、交叉芯片Ⅲ連接,SI芯片Ⅲ與交叉芯片Ⅲ連接,電源Ⅲ分別為SI芯片Ⅲ、交叉芯片Ⅲ及MCU芯片Ⅲ提供電源;

所述主控板的電路包括,LAN WITCH芯片、Zynq芯片、R J45接口、ZD+連接器Ⅳ、電源Ⅳ,所述LANWITCH芯片分別與ZD+連接器Ⅳ、Zynq芯片連接,Zynq芯片與R J45接口連接;

所述電源Ⅳ分別為L(zhǎng)AN WITCH芯片、Zynq芯片提供電源。

一種基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC系統(tǒng)的方法,其特征在于:步驟如下,

光信號(hào)通過(guò)N塊接口板上的光電轉(zhuǎn)換模塊轉(zhuǎn)為電信號(hào),轉(zhuǎn)換后的電信號(hào)通過(guò)接口板上的交叉芯片Ⅱ進(jìn)行簡(jiǎn)單的信號(hào)調(diào)理,其中交叉芯片Ⅱ的參數(shù)通過(guò)MCU芯片Ⅰ配置,完成信號(hào)調(diào)理后通過(guò)ZD+連接器Ⅰ和背板將數(shù)據(jù)接入一級(jí)交叉板;經(jīng)過(guò)一級(jí)交叉板上的SI芯片Ⅲ完成信號(hào)調(diào)理,并由一級(jí)交叉板上的交叉芯片Ⅲ關(guān)聯(lián)各接口板的數(shù)據(jù)通道,并完成輸入級(jí)通道交叉功能,其中交叉芯片Ⅲ和SI芯片Ⅲ的參數(shù)通過(guò)MCU芯片Ⅲ配置,完成一級(jí)交叉后通過(guò)ZD+連接器Ⅲ和背板將數(shù)據(jù)接入解FEC板,經(jīng)過(guò)SI芯片Ⅱ進(jìn)行信號(hào)調(diào)理后由解FEC板上的FPGA芯片組完成解FEC功能及中間級(jí)交叉功能,其中時(shí)鐘芯片組用于給FPGA芯片組配置解FEC所需時(shí)鐘,MCU芯片Ⅱ用于配置SI芯片Ⅱ及時(shí)鐘芯片所需參數(shù)并與FPGA芯片組通過(guò)SPI接口通信,MCU芯片的UART通過(guò)UART TO USB芯片轉(zhuǎn)成USB接口并布置在板卡面板上用于參數(shù)設(shè)置等功能;完成解FEC功能后通過(guò)ZD+連接器Ⅱ和背板將數(shù)據(jù)接入二級(jí)交叉板,經(jīng)過(guò)二級(jí)交叉板上的SI芯片Ⅲ完成信號(hào)調(diào)理功能,并由二級(jí)交叉板上的交叉芯片Ⅲ完成輸出級(jí)通道交叉,關(guān)聯(lián)各接口板;

完成二級(jí)交叉后通過(guò)ZD+連接器Ⅲ和背板將數(shù)據(jù)接入接口板,最后經(jīng)過(guò)接口板上的SI芯片Ⅰ完成信號(hào)調(diào)理后通過(guò)光電轉(zhuǎn)換模塊輸出到相應(yīng)通道;

其中解FEC板上的每片F(xiàn)PGA芯片可以同時(shí)加載不同的解FEC程序,其對(duì)應(yīng)時(shí)鐘芯片由各自的PLL芯片提供,以實(shí)現(xiàn)10.7G、10.8G、11G等多種信號(hào)格式的解FEC處理;

為控制高速信號(hào)在長(zhǎng)距離傳輸過(guò)程中引入的串?dāng)_、發(fā)射、衰耗等問(wèn)題,在接口板、一級(jí)交叉板和二級(jí)交叉板的信號(hào)傳輸鏈路中加入SI芯片Ⅲ,SI芯片Ⅲ采用DSP算法,通過(guò)自動(dòng)均衡和可調(diào)預(yù)加重技術(shù)提高信號(hào)質(zhì)量,調(diào)整信號(hào)眼圖效果,并在各板卡的PCB設(shè)計(jì)過(guò)程中通過(guò)使用高速板材,采用無(wú)源優(yōu)化技術(shù)調(diào)高信號(hào)完整性,以便實(shí)現(xiàn)高速信號(hào)的無(wú)誤碼傳輸。

本發(fā)明的有益效果是,即可以實(shí)現(xiàn)多種速率的解FEC功能,又可以實(shí)現(xiàn)光線路交叉功能,將傳統(tǒng)解FEC設(shè)備和光線路交叉設(shè)備合二為一,即帶有光線路交叉功能的解FEC系統(tǒng)。本系統(tǒng)通過(guò)將不同的解FEC板加載不同的解FEC程序?qū)崿F(xiàn)單個(gè)設(shè)備多種解FEC功能,即減少了設(shè)備的成本投入又降低了整體系統(tǒng)的故障率和維護(hù)時(shí)間。

附圖說(shuō)明

圖1為本發(fā)明結(jié)構(gòu)示意圖;

圖2為本發(fā)明各板卡連接框圖;

圖3為本發(fā)明接口板的電路連接框圖;

圖4為本發(fā)明解FEC板的電路連接框圖;

圖5為本發(fā)明一級(jí)交叉板或二級(jí)交叉板的電路連接框圖;

圖6為本發(fā)明主控板的電路連接框圖;

圖7為本發(fā)明的信號(hào)流向示意圖。

具體實(shí)施方式

如圖1、圖2所示,基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC系統(tǒng),包括殼體1、背板、接口板、解FEC板、一級(jí)交叉板、二級(jí)交叉板和主控板。

數(shù)個(gè)ZD+連接器固定在背板上,背板固定在殼體1內(nèi),數(shù)個(gè)接口板分別用數(shù)據(jù)總線通過(guò)ZD+連接器與一級(jí)交叉板、二級(jí)交叉板連接,一級(jí)交叉板、二級(jí)交叉板分別用數(shù)據(jù)總線通過(guò)ZD+連接器與數(shù)個(gè)解FEC板連接,主控板用控制總線通過(guò)ZD+連接器分別與一級(jí)交叉板、二級(jí)交叉板、數(shù)個(gè)接口板、數(shù)個(gè)解FEC板連接。

如圖3所示,接口板的電路包括,SI芯片Ⅰ、交叉芯片Ⅰ、交叉芯片Ⅱ、MCU芯片Ⅰ、光電轉(zhuǎn)換模塊組、ZD+連接器Ⅰ、電源Ⅰ;

所述MCU芯片Ⅰ分別與SI芯片Ⅰ、交叉芯片Ⅰ、交叉芯片Ⅱ、MCU芯片Ⅰ、光電轉(zhuǎn)換模塊組、ZD+連接器Ⅰ連接,所述SI芯片Ⅰ依次通過(guò)交叉芯片Ⅰ、光電轉(zhuǎn)換模塊組與連接交叉芯片Ⅱ,SI芯片Ⅰ和交叉芯片Ⅱ分別與ZD+連接器Ⅰ連接,電源Ⅰ分別為SI芯片Ⅰ、交叉芯片Ⅰ、交叉芯片Ⅱ、MCU芯片Ⅰ及光電轉(zhuǎn)換模塊組提供電源。

光電轉(zhuǎn)換模塊組包括多片光電轉(zhuǎn)換模塊,每個(gè)電源轉(zhuǎn)換模塊包括一個(gè)收端口和一個(gè)發(fā)端口。

如圖4所示,解FEC板的電路包括,SI芯片Ⅱ、FPGA芯片組、時(shí)鐘芯片組、MCU芯片Ⅱ、UARTTOUUSB芯片、USB接口、ZD+連接器Ⅱ、電源Ⅱ.

MCU芯片Ⅱ分別與SI芯片Ⅱ、FPGA芯片組、時(shí)鐘芯片組、UARTTOUUSB芯片、ZD+連接器Ⅱ連接,UARTTOUUSB芯片與USB接口連接,時(shí)鐘芯片組依次通過(guò)FPGA芯片組、SI芯片Ⅱ與ZD+連接器Ⅱ連接,電源Ⅱ分別為MCU芯片Ⅱ、SI芯片Ⅱ、FPGA芯片組、時(shí)鐘芯片組及UARTTOUUSB芯片提供電源。

FPGA芯片組由多片F(xiàn)PGA組成,F(xiàn)PGA數(shù)量越多,單板解FEC的路數(shù)越多,時(shí)鐘芯片組由多片時(shí)鐘芯片組成,F(xiàn)PGA數(shù)量越多,所需時(shí)鐘芯片越多。

如圖5所示,一級(jí)交叉板的電路包括,SI芯片Ⅲ、交叉芯片Ⅲ、MCU芯片Ⅲ、ZD+連接器Ⅲ、電源Ⅲ,一級(jí)交叉板和二級(jí)交叉板的電路相同,所述MCU芯片Ⅲ分別與SI芯片Ⅲ、交叉芯片Ⅲ連接,所述ZD+連接器Ⅲ分別與MCU芯片Ⅲ分別與SI芯片Ⅲ、交叉芯片Ⅲ連接,SI芯片Ⅲ與交叉芯片Ⅲ連接,電源Ⅲ分別為SI芯片Ⅲ、交叉芯片Ⅲ及MCU芯片Ⅲ提供電源。

如圖6所示,主控板的電路包括,LANWITCH芯片、Zynq芯片、R J45接口、ZD+連接器Ⅳ、電源Ⅳ,所述LANWITCH芯片分別與ZD+連接器Ⅳ、Zynq芯片連接,Zynq芯片與R J45接口連接.

電源Ⅳ分別為L(zhǎng)ANWITCH芯片、Zynq芯片提供電源。

如圖7所示,一種基于電域?qū)崿F(xiàn)的帶有光線路交叉功能的解FEC的方法,步驟如下:

光信號(hào)通過(guò)N塊接口板上的光電轉(zhuǎn)換模塊轉(zhuǎn)為電信號(hào),在接口板內(nèi)完成信號(hào)調(diào)理后通過(guò)ZD+連接器Ⅰ和背板將數(shù)據(jù)接入一級(jí)交叉板。

經(jīng)過(guò)一級(jí)交叉板上的SI芯片Ⅲ完成信號(hào)調(diào)理,由一級(jí)交叉板上的交叉芯片Ⅲ關(guān)聯(lián)各接口板的數(shù)據(jù)通道,并完成輸入級(jí)通道交叉功能。

完成一級(jí)交叉后通過(guò)ZD+連接器Ⅲ和背板將數(shù)據(jù)接入解FEC板卡,由解FEC板上的FPGA芯片組完成解FEC功能及中間級(jí)交叉功能。

完成解FEC功能后通過(guò)ZD+連接器Ⅱ和背板將數(shù)據(jù)接入二級(jí)交叉板,經(jīng)過(guò)二級(jí)交叉板上的SI芯片Ⅲ完成信號(hào)調(diào)理功能,并由二級(jí)交叉板上的交叉芯片Ⅲ完成輸出級(jí)通道交叉,關(guān)聯(lián)各接口板。

完成二級(jí)交叉后通過(guò)ZD+連接器Ⅲ和背板將數(shù)據(jù)接入接口板,最后經(jīng)過(guò)接口板上的SI芯片Ⅰ完成信號(hào)調(diào)理后通過(guò)光電轉(zhuǎn)換模塊輸出到相應(yīng)通道。

其中解FEC板上的每片F(xiàn)PGA芯片可以同時(shí)加載不同的解FEC程序,其對(duì)應(yīng)時(shí)鐘芯片由各自的PLL芯片提供,以實(shí)現(xiàn)10.7G、10.8G、11G等多種信號(hào)格式的解FEC處理。

為控制高速信號(hào)在長(zhǎng)距離傳輸過(guò)程中引入的串?dāng)_、發(fā)射、衰耗等問(wèn)題,在接口板、一級(jí)交叉板和二級(jí)交叉板的信號(hào)傳輸鏈路中加入SI芯片Ⅲ,SI芯片Ⅲ采用DSP算法,通過(guò)自動(dòng)均衡和可調(diào)預(yù)加重技術(shù)提高信號(hào)質(zhì)量,調(diào)整信號(hào)眼圖效果,并在各板卡的PCB設(shè)計(jì)過(guò)程中通過(guò)使用高速板材,采用無(wú)源優(yōu)化等技術(shù)調(diào)高信號(hào)完整性,以便實(shí)現(xiàn)高速信號(hào)的無(wú)誤碼傳輸。

系統(tǒng)采用背板插卡架構(gòu),插卡包含接口板、解FEC板、一級(jí)交叉板、二級(jí)交叉板和主控板。系統(tǒng)基于三級(jí)嚴(yán)格無(wú)阻塞CLOS網(wǎng)路,通過(guò)分布在交叉板上的高速交叉芯片完成輸入級(jí)、輸出級(jí)交叉,由解FEC板上的FPGA完成中間級(jí)的交叉,三種板卡共同組成嚴(yán)格無(wú)阻塞交叉網(wǎng)絡(luò),其中解FEC板上的FPGA芯片同時(shí)完成解FEC功能。在高速數(shù)字信號(hào)傳輸過(guò)程中采用了多級(jí)信號(hào)完整性(SI)芯片,通過(guò)自動(dòng)均衡、線路等長(zhǎng)處理及可調(diào)預(yù)加重技術(shù)實(shí)現(xiàn)信號(hào)的無(wú)誤碼傳輸,使用PLL芯片提供不同頻率時(shí)鐘實(shí)現(xiàn)多種FEC解碼功能。接口板負(fù)責(zé)光信號(hào)的接入及輸出,實(shí)現(xiàn)O/E/O功能。主控板負(fù)責(zé)接收上位機(jī)指令,并實(shí)現(xiàn)與其余板卡間的通信。

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