專利名稱：RapidIO協(xié)議分析儀的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及信號(hào)處理領(lǐng)域，尤其涉及一種RapidIO協(xié)議分析儀。
背景技術(shù)：
RapidIO總線協(xié)議技術(shù)廣泛應(yīng)用于航天、航空、軍事等領(lǐng)域。本實(shí)用新型可以串接在RapidIO串行總線上，不影響正常通信的情況下，雙向采集并解析線路數(shù)據(jù)，通過(guò)PCIE高速接口，上傳至控制主機(jī)顯示，實(shí)時(shí)監(jiān)控線路數(shù)據(jù)，達(dá)到監(jiān)控、調(diào)試的目的。現(xiàn)有技術(shù)中，缺乏一種對(duì)RapidIO總線進(jìn)行監(jiān)控的機(jī)制，無(wú)法了解總線的工作情況，影響了系統(tǒng)的穩(wěn)定性。

實(shí)用新型內(nèi)容本實(shí)用新型提供了一種RapidIO協(xié)議分析儀，解決了缺乏對(duì)RapidIO總線進(jìn)行監(jiān)控的機(jī)制的問(wèn)題。一種RapidIO協(xié)議分析儀，包括:處理器，所述處理器通過(guò)第一接口和第二接口嵌入待檢測(cè)的RapidIO總線，所述raipdio總線中的正向數(shù)據(jù)流經(jīng)過(guò)所述第一接口進(jìn)入所述處理器，再經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸,所述RapidIO總線中的反射數(shù)據(jù)流經(jīng)過(guò)所述第二接口進(jìn)入所述處理器，經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸；所述處理器通過(guò)第三接口與主機(jī)進(jìn)行數(shù)據(jù)傳輸。優(yōu)選的，所述處理器具體為FPGA，所述第一接口具體為FPGA的P0RT0，所述第二接口具體為FPGA的PORT I。優(yōu)選的，所述第三接口具體為PCIE X4。本實(shí)用新型提供了一種RapidIO協(xié)議分析儀，包括處理器，所述處理器通過(guò)第一接口和第二接口嵌入待檢測(cè)的RapidIO總線,所述raipdio總線中的正向數(shù)據(jù)流經(jīng)過(guò)所述第一接口進(jìn)入所述處理器，再經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸，所述RapidIO總線中的反射數(shù)據(jù)流經(jīng)過(guò)所述第二接口進(jìn)入所述處理器，經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸；，所述處理器通過(guò)第三接口與主機(jī)進(jìn)行數(shù)據(jù)傳輸，從待測(cè)的RapidIO總線傳輸?shù)臄?shù)據(jù)流中提取RapidIO協(xié)議的有效幀，將提取得到的有效幀上傳至主機(jī)，通過(guò)提取有效幀監(jiān)控總線中的數(shù)據(jù)傳輸，實(shí)現(xiàn)了對(duì)RapidIO總線工作情況的監(jiān)控，解決了缺乏對(duì)RapidIO總線進(jìn)行監(jiān)控的機(jī)制的問(wèn)題。

圖1是本實(shí)用新型的實(shí)施例一提供的一種RapidIO協(xié)議分析儀的結(jié)構(gòu)示意圖；圖2是本實(shí)用新型的實(shí)施例二提供的一種RapidIO協(xié)議分析儀的結(jié)構(gòu)示意圖；圖3是本實(shí)用新型的實(shí)施例三提供的一種RapidIO總線監(jiān)控方法的流程圖。
具體實(shí)施方式
為了解決缺乏對(duì)RapidIO總線進(jìn)行監(jiān)控的機(jī)制的問(wèn)題，本實(shí)用新型的實(shí)施例提供了一種RapidIO協(xié)議分析儀和RapidIO總線監(jiān)控方法。下文中將結(jié)合附圖對(duì)本實(shí)用新型的實(shí)施例進(jìn)行詳細(xì)說(shuō)明。需要說(shuō)明的是，在不沖突的情況下，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征可以相互任意組合。首先結(jié)合附圖，對(duì)本實(shí)用新型的實(shí)施例一進(jìn)行說(shuō)明。本實(shí)用新型實(shí)施例提供了一種RapidIO協(xié)議分析儀，其結(jié)構(gòu)如圖1所示，包括:RapidIO總線接口模塊101、數(shù)據(jù)采集處理模塊102，數(shù)據(jù)上傳模塊103。其中，RapidIO總線接口模塊101:可利用FPGA實(shí)現(xiàn)，通過(guò)FPGA的GTX高速接口接收RapidIO數(shù)據(jù)。其中GTX的參考時(shí)鐘由FPGA提供3個(gè)可選的時(shí)鐘源，分別對(duì)應(yīng)RapidIO協(xié)議規(guī)定的1.25G，2.5G，3.125G
三種速度。GTX的接收時(shí)鐘采用線路恢復(fù)時(shí)鐘，確保不會(huì)丟失數(shù)據(jù)。接收到的串行數(shù)據(jù)會(huì)轉(zhuǎn)換為32位的并行數(shù)據(jù)，降低了后續(xù)處理對(duì)時(shí)鐘頻率的要求。 數(shù)據(jù)采集處理模塊102:按照RapidIO協(xié)議的規(guī)定，檢測(cè)有效的幀頭幀尾，將數(shù)據(jù)流劃分為有效幀和填充字。填充字會(huì)被過(guò)濾掉，以降低對(duì)上傳帶寬的需求。對(duì)于有效幀，會(huì)依據(jù)協(xié)議分為數(shù)據(jù)幀和控制幀兩大類。解析出來(lái)的兩類數(shù)據(jù)會(huì)分別上傳，便于windows下軟件進(jìn)行過(guò)濾處理。選取需要監(jiān)控的類型。進(jìn)一步的，RapidIO協(xié)議規(guī)定控制幀可以嵌入在數(shù)據(jù)幀中，若直接上傳，則需要補(bǔ)充每個(gè)字節(jié)的控制信息，windows下的上端軟件才能正確識(shí)別提取出控制巾貞。對(duì)于嵌入在數(shù)據(jù)幀內(nèi)部的控制幀，本實(shí)用新型處理方法是將其提取出至原始數(shù)據(jù)幀的前方，嵌入在數(shù)據(jù)幀原始位置的控制幀數(shù)據(jù)刪除，由后面數(shù)據(jù)遞補(bǔ)。使控制幀完全剝離出來(lái)，而剩余的部分為一個(gè)完整的純數(shù)據(jù)幀，如此處理，使windows下的上端軟件不需要額外的信息就可以直接識(shí)別控制和數(shù)據(jù)幀，上傳時(shí)不再需要上傳控制字符標(biāo)識(shí)信息，很大的降低了上傳帶寬。數(shù)據(jù)上傳模塊103:本實(shí)用新型實(shí)施例所提供的RapidIO協(xié)議分析儀采用PCIE接口，向主機(jī)上傳數(shù)據(jù)，由于RapidIO最高速度是3.125G，雙向2路共6.25G，除去8b/10b占用的帶寬，實(shí)際數(shù)據(jù)帶寬5G。這里采用PCIEx4每路PCIE可以提供2.5G帶寬，4路共10G。完全可以滿足需求。接收到的數(shù)據(jù)幀和/或控制幀會(huì)以接收到的順序,上傳主機(jī)。
以下結(jié)合附圖，對(duì)本實(shí)用新型的實(shí)施例二進(jìn)行說(shuō)明。本實(shí)用新型實(shí)施例提供了一種RapidIO協(xié)議分析儀,該RapidIO協(xié)議分析儀的結(jié)構(gòu)如圖2所示,包括:處理器201，所述處理器201通過(guò)第一接口 202和第二接口 203嵌入待檢測(cè)的RapidIO總線，所述RapidIO總線中的正向數(shù)據(jù)流經(jīng)過(guò)第一接口 202進(jìn)入所述處理器201，再經(jīng)由所述第二接口 203回到所述RapidIO總線中繼續(xù)傳輸,所述RapidIO總線中的反向數(shù)據(jù)流經(jīng)過(guò)第二接口 203進(jìn)入所述處理器201，再經(jīng)由所述第二接口 202回到所述RapidIO總線中繼續(xù)傳輸；所述處理器201通過(guò)第三接口 204與主機(jī)進(jìn)行數(shù)據(jù)傳輸。[0031]所述處理器201具體為FPGA，所述第一接口 202具體為FPGA的P0RT0，所述第二接口 202具體為FPGA的PORTl。所述第三接口 204具體為PCIE X4。
以下結(jié)合附圖，對(duì)本實(shí)用新型的實(shí)施例三進(jìn)行說(shuō)明。本實(shí)用新型實(shí)施例提供了一種RapidIO總線監(jiān)控方法,結(jié)合圖2提供的RapidIO協(xié)議分析儀，完成對(duì)RapidIO總線進(jìn)行監(jiān)控的流程如圖3所示，包括:步驟301、RapidIO協(xié)議分析儀物理環(huán)境連接；RapidIO協(xié)議分析儀的物理環(huán)境連接參見(jiàn)圖2。由PORTO接收到的線路數(shù)據(jù)經(jīng)過(guò)采集后會(huì)送入PORTl的發(fā)送端，保證線路的正常運(yùn)行。反之PORTl的接收數(shù)據(jù)會(huì)從PORTO的發(fā)送端口發(fā)送。將PCIEX4接口連接到控制主機(jī)。以便實(shí)現(xiàn)采集數(shù)據(jù)的上行傳輸。步驟302、配置RapidIO協(xié)議分析儀的工作參數(shù)；本步驟具體包括: 1、配置協(xié)議分析儀接口參數(shù):RapidIO故障注入系統(tǒng)支持3種線路速度:1.25G，2.5G，3.125G。故本步驟中，需要配置RapidIO協(xié)議分析儀支持的數(shù)據(jù)流速度，需要按照線路速度配置對(duì)應(yīng)的速度。2、配置采集過(guò)濾參數(shù):可以配置選擇只抓取單方向的數(shù)據(jù)流，如:P0RT0到PORTl方向的數(shù)據(jù)流即正向數(shù)據(jù)(或PORTl到PORTO方向的數(shù)據(jù)流，即反方向)?；蛘唠p向抓取。3、配置采集的幀類型:可以配置選擇采集的幀類型，如只采集控制幀，數(shù)據(jù)幀，或者全部采集。4、配置提取的有效幀的量:配置連續(xù)采集的有效幀數(shù)目，或者連續(xù)采集的有效幀總字節(jié)數(shù)。當(dāng)報(bào)文數(shù)目或總字節(jié)數(shù)采集到設(shè)置值時(shí)，自動(dòng)停止采集。步驟303、從待測(cè)線路傳輸?shù)臄?shù)據(jù)流中提取RapidIO協(xié)議的有效幀；本步驟中，執(zhí)行啟動(dòng)命令，開(kāi)始對(duì)待測(cè)線路上傳輸?shù)臄?shù)據(jù)流進(jìn)行采集、解析、上傳。從接收端口(正向數(shù)據(jù)流的接收端口為P0RT0，反向數(shù)據(jù)流的接收端口為PORTl)采集線路上的數(shù)據(jù)，并定位解析出有效幀。根據(jù)用戶的配置，決定哪些類型的幀需要上傳。當(dāng)提取的有效幀數(shù)量達(dá)到預(yù)置的連接采集的有效數(shù)目或提取的有效幀大小達(dá)到預(yù)置的連續(xù)采集的有效幀總字節(jié)數(shù)時(shí)，停止繼續(xù)提取有效幀，同時(shí)繼續(xù)上傳數(shù)據(jù)；當(dāng)未達(dá)到有效幀總字節(jié)數(shù)據(jù)時(shí)，則采集有效幀和上傳數(shù)據(jù)并行運(yùn)行。步驟304、將提取得到的有效幀上傳至主機(jī)；由數(shù)據(jù)上傳模塊通過(guò)PCIEX4接口上傳至主機(jī)，實(shí)現(xiàn)采集監(jiān)控功能。所有接收到的幀無(wú)論是否滿足采集條件，都會(huì)從另外的端口發(fā)送出去，保持線路的正常通信。步驟305、清除緩存的有效幀，重新提取數(shù)據(jù)流中的有效幀；本步驟中，數(shù)據(jù)首先緩存于RapidIO協(xié)議分析儀的內(nèi)存中，并實(shí)時(shí)向主機(jī)上傳。主機(jī)在讀取緩存的數(shù)據(jù)后，會(huì)清除緩存。本實(shí)用新型的實(shí)施例提供了一種RapidIO協(xié)議分析儀，包括處理器，所述處理器通過(guò)第一接口和第二接口嵌入待檢測(cè)的RapidIO總線,所述raipdio總線中的正向數(shù)據(jù)流經(jīng)過(guò)所述第一接口進(jìn)入所述處理器，再經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸，所述RapidIO總線中的反射數(shù)據(jù)流經(jīng)過(guò)所述第二接口進(jìn)入所述處理器，經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸；，所述處理器通過(guò)第三接口與主機(jī)進(jìn)行數(shù)據(jù)傳輸，從待測(cè)的RapidIO總線傳輸?shù)臄?shù)據(jù)流中提取RapidIO協(xié)議的有效幀，將提取得到的有效幀上傳至主機(jī)，通過(guò)提取有效幀監(jiān)控總線中的數(shù)據(jù)傳輸，實(shí)現(xiàn)了對(duì)RapidIO總線工作情況的監(jiān)控，解決了缺乏對(duì)RapidIO總線進(jìn)行監(jiān)控的機(jī)制的問(wèn)題。本領(lǐng)域普通技術(shù)人員可以理解上述實(shí)施例的全部或部分步驟可以使用計(jì)算機(jī)程序流程來(lái)實(shí)現(xiàn)，所述計(jì)算機(jī)程序可以存儲(chǔ)于一計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，所述計(jì)算機(jī)程序在相應(yīng)的硬件平臺(tái)上(如系統(tǒng)、設(shè)備、裝置、器件等)執(zhí)行，在執(zhí)行時(shí)，包括方法實(shí)施例的步驟之
一或其組合?？蛇x地，上述實(shí)施例的全部或部分步驟也可以使用集成電路來(lái)實(shí)現(xiàn)，這些步驟可以被分別制作成一個(gè)個(gè)集成電路模塊，或者將它們中的多個(gè)模塊或步驟制作成單個(gè)集成電路模塊來(lái)實(shí)現(xiàn)。這樣，本實(shí)用新型不限制于任何特定的硬件和軟件結(jié)合。上述實(shí)施例中的各裝置/功能模塊/功能單元可以采用通用的計(jì)算裝置來(lái)實(shí)現(xiàn)，它們可以集中在單個(gè)的計(jì)算裝置上，也可以分布在多個(gè)計(jì)算裝置所組成的網(wǎng)絡(luò)上。上述實(shí)施例中的各裝置/功能模塊/功能單元以軟件功能模塊的形式實(shí)現(xiàn)并作為獨(dú)立的產(chǎn)品銷售或使用時(shí)，可以存儲(chǔ)在一個(gè)計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中。上述提到的計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)可以是只讀存儲(chǔ)器，磁盤或光盤等。任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本實(shí)用新型揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍之內(nèi)。因此，本實(shí)用新型的保護(hù)范圍應(yīng)以權(quán)利要求所述的保護(hù)范圍為準(zhǔn)。
權(quán)利要求1.一種RapidIO協(xié)議分析儀，其特征在于，包括: 處理器，所述處理器通過(guò)第一接口和第二接口嵌入待檢測(cè)的RapidIO總線，所述raipdio總線中的正向數(shù)據(jù)流經(jīng)過(guò)所述第一接口進(jìn)入所述處理器，再經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸,所述RapidIO總線中的反射數(shù)據(jù)流經(jīng)過(guò)所述第二接口進(jìn)入所述處理器，經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸； 所述處理器通過(guò)第三接口與主機(jī)進(jìn)行數(shù)據(jù)傳輸。
2.根據(jù)權(quán)利要求1所述的RapidIO協(xié)議分析儀，其特征在于，所述處理器具體為FPGA，所述第一接口具體為FPGA的P0RT0，所述第二接口具體為FPGA的PORTl。
3.根據(jù)權(quán)利要求1所述的RapidIO協(xié)議分析儀，其特征在于，所述第三接口具體為PCIEX4。
專利摘要本實(shí)用新型提供了一種RapidIO協(xié)議分析儀。涉及信號(hào)處理領(lǐng)域；解決了缺乏對(duì)RapidIO總線進(jìn)行監(jiān)控的機(jī)制的問(wèn)題。該RapidIO協(xié)議分析儀包括處理器，所述處理器通過(guò)第一接口和第二接口嵌入待檢測(cè)的RapidIO總線，所述raipdio總線中的正向數(shù)據(jù)流經(jīng)過(guò)所述第一接口進(jìn)入所述處理器，再經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸，所述RapidIO總線中的反射數(shù)據(jù)流經(jīng)過(guò)所述第二接口進(jìn)入所述處理器，經(jīng)由所述第二接口回到所述RapidIO總線中繼續(xù)傳輸；所述處理器通過(guò)第三接口與主機(jī)進(jìn)行數(shù)據(jù)傳輸。本實(shí)用新型提供的技術(shù)方案適用于RapidIO總線協(xié)議技術(shù)，實(shí)現(xiàn)了對(duì)RapidIO總線工作情況的監(jiān)控。
文檔編號(hào)H04L29/06GK203057194SQ20132004262
公開(kāi)日2013年7月10日 申請(qǐng)日期2013年1月25日 優(yōu)先權(quán)日2013年1月25日
發(fā)明者李超, 霍晨生, 苗家旺, 楊繼偉, 李世鵬 申請(qǐng)人:北京旋極信息技術(shù)股份有限公司