一種復(fù)合視頻信號(hào)產(chǎn)生方法
【專利摘要】本發(fā)明涉及一種復(fù)合視頻信號(hào)產(chǎn)生方法，屬于電子設(shè)計(jì)【技術(shù)領(lǐng)域】。本發(fā)明根據(jù)同步信號(hào)相應(yīng)的輸出同步電平數(shù)據(jù)和消隱電平數(shù)據(jù)，同時(shí)使D/A輸出相應(yīng)的電平數(shù)據(jù)，在視頻信號(hào)時(shí)段，確定視頻信號(hào)時(shí)段的起始點(diǎn)，逐點(diǎn)輸出視頻數(shù)據(jù)和轉(zhuǎn)換時(shí)鐘，供D/A輸出視頻信號(hào)。本發(fā)明所產(chǎn)生的復(fù)合視頻信號(hào)與輸入的復(fù)合同步信號(hào)處于同步狀態(tài)，滿足時(shí)間精度要求，且整個(gè)產(chǎn)生過程實(shí)現(xiàn)簡(jiǎn)單，硬件設(shè)計(jì)簡(jiǎn)單，易實(shí)施。
【專利說明】一種復(fù)合視頻信號(hào)產(chǎn)生方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種復(fù)合視頻信號(hào)產(chǎn)生方法，屬于電子設(shè)計(jì)【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002] 目前，產(chǎn)生復(fù)合視頻信號(hào)的常用方案是采用視頻編碼器芯片。編碼器功能強(qiáng)大，具 有主動(dòng)和從動(dòng)模式，既可以接受外部的點(diǎn)時(shí)鐘，也可以仰賴自有時(shí)鐘獨(dú)立工作。但編碼器的 使用難度高，上電后必須用串行通訊進(jìn)行參數(shù)配置，增加了設(shè)計(jì)者的負(fù)擔(dān)。在系統(tǒng)中已經(jīng)具 有點(diǎn)時(shí)鐘的情況下，也可以用D/A產(chǎn)生視頻模擬信號(hào)，再通過高速模擬開關(guān)與同步信號(hào)疊 力口，產(chǎn)生全部的復(fù)合視頻信號(hào)。設(shè)計(jì)時(shí)要精確控制兩部分的電壓幅值，保證3:7的比例關(guān) 系。這種方案比較復(fù)雜，應(yīng)用得較少。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的是提供一種復(fù)合視頻信號(hào)產(chǎn)生方法，以解決目前復(fù)合視頻信號(hào)產(chǎn)生 過程復(fù)雜以及使用難度高的問題。
[0004] 本發(fā)明為解決上述技術(shù)問題而提供一種復(fù)合視頻信號(hào)產(chǎn)生方法，該方法包括以下 步驟：
[0005] 1)根據(jù)輸入的復(fù)合視頻信號(hào)產(chǎn)生同步信號(hào)，并將同步信號(hào)輸入到FPGA中；
[0006] 2)FPGA根據(jù)所產(chǎn)生的同步信號(hào)相應(yīng)的輸出同步電平數(shù)據(jù)和消隱電平數(shù)據(jù)，同時(shí)使 D/A輸出相應(yīng)的電平數(shù)據(jù)；
[0007] 3)根據(jù)同步信號(hào)確定視頻信號(hào)時(shí)段的起始點(diǎn)，逐點(diǎn)輸出視頻數(shù)據(jù)和轉(zhuǎn)換時(shí)鐘，供 D/A輸出視頻信號(hào)；
[0008] 4)將D/A輸出的同步電平數(shù)據(jù)、消隱電平數(shù)據(jù)和視頻數(shù)據(jù)進(jìn)行運(yùn)算放大處理后即 可得到復(fù)合視頻信號(hào)。
[0009] 所述轉(zhuǎn)換時(shí)鐘的產(chǎn)生是將外部固定時(shí)鐘反相后得到兩種同頻反相的時(shí)鐘，在同步 信號(hào)的下降沿之后選擇上升沿或者下降沿先到達(dá)的時(shí)鐘作為該行的轉(zhuǎn)換時(shí)鐘源，然后通過 計(jì)數(shù)分頻得到轉(zhuǎn)換時(shí)鐘的頻率，即得到轉(zhuǎn)換時(shí)鐘。
[0010] 所述的同步信號(hào)下降沿到來時(shí)，F(xiàn)PGA輸出同步電平數(shù)據(jù)；當(dāng)同步信號(hào)脈沖上升沿 到來時(shí)，F(xiàn)PGA輸出消隱電平數(shù)據(jù)。
[0011] 本發(fā)明的有益效果是：本發(fā)明根據(jù)同步信號(hào)相應(yīng)的輸出同步電平數(shù)據(jù)和消隱電 平數(shù)據(jù)，同時(shí)使D/A輸出相應(yīng)的電平數(shù)據(jù)，在視頻信號(hào)時(shí)段，確定視頻信號(hào)時(shí)段的起始點(diǎn)， 逐點(diǎn)輸出視頻數(shù)據(jù)和轉(zhuǎn)換時(shí)鐘，供D/A輸出視頻信號(hào)。本發(fā)明所產(chǎn)生的復(fù)合視頻信號(hào)與輸 入的復(fù)合同步信號(hào)處于同步狀態(tài)，滿足時(shí)間精度要求，且整個(gè)產(chǎn)生過程實(shí)現(xiàn)簡(jiǎn)單，硬件設(shè)計(jì) 簡(jiǎn)單，易實(shí)施。

【專利附圖】

【附圖說明】
[0012] 圖1是本發(fā)明所采用的復(fù)合視頻信號(hào)產(chǎn)生功能框圖；
[0013] 圖2是本發(fā)明所產(chǎn)生的復(fù)合視頻信號(hào)時(shí)序圖；
[0014] 圖3是本發(fā)明同步信號(hào)和輸出的模擬電壓的時(shí)序關(guān)系示意圖。

【具體實(shí)施方式】
[0015] 下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的說明。
[0016] 本發(fā)明所采用的復(fù)合視頻信號(hào)產(chǎn)生過程的功能模塊如圖1所示，包括FPGA、同步 分離單元、數(shù)模轉(zhuǎn)換單元、運(yùn)算放大單元和外部固定時(shí)鐘，復(fù)合視頻信號(hào)經(jīng)過同步分離單元 分離后產(chǎn)生同步信號(hào)輸入到FPGA的輸入端，F(xiàn)PGA根據(jù)外部固定時(shí)鐘和同步信號(hào)生成轉(zhuǎn)換 時(shí)鐘，并將生成的轉(zhuǎn)換時(shí)鐘作為數(shù)模轉(zhuǎn)換單元的點(diǎn)時(shí)鐘，數(shù)模轉(zhuǎn)換單元根據(jù)所生成的點(diǎn)時(shí) 鐘對(duì)復(fù)合視頻信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換生成模擬信號(hào)，并將生成的模擬信號(hào)通過運(yùn)算放大器放大 后輸出，輸出的模擬信號(hào)就是要產(chǎn)生的復(fù)合視頻信號(hào)，本發(fā)明根據(jù)輸入的復(fù)合視頻信號(hào)、時(shí) 鐘和待顯示的視頻數(shù)據(jù)，把視頻數(shù)據(jù)轉(zhuǎn)換為與輸入同步的復(fù)合視頻信號(hào)，如圖2所示，復(fù)合 視頻信號(hào)可以劃分為同步電平、消隱電平和視頻信號(hào)三種時(shí)段。該復(fù)合視頻信號(hào)具體的產(chǎn) 生過程如下：
[0017] 根據(jù)輸入的復(fù)合視頻信號(hào)產(chǎn)生同步信號(hào)，并將同步信號(hào)輸入到FPGA中，然后FPGA 根據(jù)同步信號(hào)和外部固定時(shí)鐘輸出相應(yīng)數(shù)據(jù)，如圖2所示，當(dāng)同步信號(hào)脈沖下降沿到來時(shí)， FPGA輸出同步電平數(shù)據(jù)（tl時(shí)段)，利用硬件傳輸延時(shí)輸出轉(zhuǎn)換時(shí)鐘，使D/A輸出同步電平； 當(dāng)同步信號(hào)脈沖上升沿到來時(shí)，F(xiàn)PGA輸出消隱電平數(shù)據(jù)（t2時(shí)段)，利用硬件傳輸延時(shí)輸出 轉(zhuǎn)換時(shí)鐘，使D/A輸出消隱電平；在視頻信號(hào)時(shí)段（t3時(shí)段)，F(xiàn)PGA根據(jù)轉(zhuǎn)換時(shí)鐘確定t3時(shí) 段的起始點(diǎn)，逐點(diǎn)輸出視頻數(shù)據(jù)和轉(zhuǎn)換時(shí)鐘，供D/A輸出視頻信號(hào)。
[0018] FPGA向D/A芯片輸出的數(shù)據(jù)總線data和轉(zhuǎn)換時(shí)鐘daclk與同步信號(hào)和輸出的模 擬電壓的時(shí)序關(guān)系如圖3所示，轉(zhuǎn)換時(shí)鐘信號(hào)需經(jīng)過硬件延時(shí)后輸出，以保證滿足D/A芯片 ts的長(zhǎng)度。
[0019] 確定t3時(shí)段起始點(diǎn)的轉(zhuǎn)換時(shí)鐘的生成過程如下：FPGA在每個(gè)復(fù)合視頻同步信號(hào) 到來時(shí)對(duì)外部固定時(shí)鐘進(jìn)行校正,FPGA通過將外部固定時(shí)鐘反相后得到兩種同頻反相的時(shí) 鐘，在行同步信號(hào)的下降沿之后選擇上升沿(或者下降沿）先到達(dá)的時(shí)鐘作為該行的轉(zhuǎn)換時(shí) 鐘源，通過計(jì)數(shù)分頻得到時(shí)鐘的頻率，即輸出轉(zhuǎn)換時(shí)鐘，頻率依據(jù)視頻數(shù)據(jù)的分辨率而定， 即為D/A芯片的轉(zhuǎn)換時(shí)鐘，數(shù)據(jù)總線為原視頻數(shù)據(jù)值加上110。確定了轉(zhuǎn)換時(shí)鐘后，在每行 的起始時(shí)刻開始計(jì)數(shù)，在視頻格式規(guī)定的行有效時(shí)刻開始D/A輸出視頻數(shù)據(jù)，直至本行結(jié) 束，復(fù)合視頻信號(hào)每行由同步頭、前沿、行有效、后沿4部分組成，每個(gè)部分都有時(shí)間長(zhǎng)度的 規(guī)定。
[0020] 下面分別給出tl時(shí)段的程序設(shè)計(jì)和t2時(shí)段的程序設(shè)計(jì)。
[0021] tl時(shí)段程序設(shè)計(jì)如下：
[0022] -daclk」1:轉(zhuǎn)換時(shí)鐘；daclk」1_rst :轉(zhuǎn)換時(shí)鐘的復(fù)位信號(hào)；csync :同步信號(hào) if daclk」1-rst=T then daclk」1 <='0'；
[0023] elsif falling-edge(csync) then --在 csync 下降沿時(shí)置位 daclk-11 daclk_t1<='1'； end if; --mainclk :外咅丨5B寸鐘；daclk-t1_cnt:用于對(duì)mainclk計(jì)數(shù)；n值決定daclk_tl的脈 沖寬度，實(shí)際大小視mainclk頻率而定。 if daclk_t1=O' then daclk_t1_rst<='0'； daclk_t1_cnt<=0; elsif rising_edge(mainclk) then if daclk_t1_cnt=n then daclk_t1_rst<=，r; else daclk_t1_cnt<=daclk」1-cnt+1; end if; end if; --data_t1激據(jù)總線，在t1時(shí)段為0。 data_t1 <=0;
[0024] t2時(shí)段程序設(shè)計(jì)如下：
[0025] --daclk」2:轉(zhuǎn)換時(shí)鐘；daclk」2_rst :轉(zhuǎn)換時(shí)鐘的復(fù)位信號(hào)；csync :同步信號(hào) if daclk」2_rst='1 ' then daclk」2<=O'； elsif rising_edge(csync) then --在 csync 上升沿時(shí)置位 daclk」2
[0026] daclk-12<='1'； end if; -mainclk :外咅時(shí)鐘；daclk」2_cnt:用于對(duì)mainclk計(jì)數(shù)；n值決定daclk_t2的脈 沖寬度，實(shí)際大小視maindk頻率而定。 if daclk」2=O' then daclk-t2_rst<='0'； daclk-t2_cnt<=0; elsif rising_edge(mainclk) then if daclk_t2_cnt=n then daclk」2_rst<='1'； else daclk-t2_cnt<=daclk_t2-cnt+1; end if; end if; --data」2:數(shù)據(jù)總線，在t2時(shí)段為110(設(shè)定視頻數(shù)據(jù)為8位，最大值256 ,占比 70%，則消隱值應(yīng)為110，占比30%)。 data_t2<=110;
[0027] 本發(fā)明根據(jù)輸入復(fù)合視頻信號(hào)、外部時(shí)鐘和待顯示的視頻數(shù)據(jù)，將視頻數(shù)據(jù)轉(zhuǎn)換 為與輸入同步的復(fù)合視頻信號(hào)。輸出的復(fù)合視頻信號(hào)被劃分為同步電平、消隱電平和視頻 信號(hào)三種時(shí)段，F(xiàn)PGA根據(jù)同步信號(hào)和轉(zhuǎn)換時(shí)鐘輸出相應(yīng)時(shí)段的信號(hào)。本發(fā)明所產(chǎn)生的復(fù)合 視頻信號(hào)與輸入的復(fù)合同步信號(hào)處于同步狀態(tài)，滿足時(shí)間精度要求，且整個(gè)產(chǎn)生過程實(shí)現(xiàn) 簡(jiǎn)單，硬件設(shè)計(jì)簡(jiǎn)單，易實(shí)施。
【權(quán)利要求】
1. 一種復(fù)合視頻信號(hào)產(chǎn)生方法，其特征在于，該方法包括以下步驟： 1) 根據(jù)輸入的復(fù)合視頻信號(hào)產(chǎn)生同步信號(hào)，并將同步信號(hào)輸入到FPGA中； 2. FPGA根據(jù)所產(chǎn)生的同步信號(hào)相應(yīng)的輸出同步電平數(shù)據(jù)和消隱電平數(shù)據(jù)，同時(shí)使D/A 輸出相應(yīng)的電平數(shù)據(jù)； 3) 根據(jù)同步信號(hào)確定視頻信號(hào)時(shí)段的起始點(diǎn)，逐點(diǎn)輸出視頻數(shù)據(jù)和轉(zhuǎn)換時(shí)鐘，供D/A 輸出視頻信號(hào)； 4 )將D/A輸出的同步電平數(shù)據(jù)、消隱電平數(shù)據(jù)和視頻數(shù)據(jù)進(jìn)行運(yùn)算放大處理后即可得 到復(fù)合視頻信號(hào)。
2. 根據(jù)權(quán)利要求1所述的復(fù)合視頻信號(hào)產(chǎn)生方法，其特征在于，所述轉(zhuǎn)換時(shí)鐘的產(chǎn)生 是將外部固定時(shí)鐘反相后得到兩種同頻反相的時(shí)鐘，在同步信號(hào)的下降沿之后選擇上升沿 或者下降沿先到達(dá)的時(shí)鐘作為該行的轉(zhuǎn)換時(shí)鐘源，然后通過計(jì)數(shù)分頻得到轉(zhuǎn)換時(shí)鐘的頻 率，即得到轉(zhuǎn)換時(shí)鐘。
3. 根據(jù)權(quán)利要求2所述的復(fù)合視頻信號(hào)產(chǎn)生方法，其特征在于，所述的同步信號(hào)下降 沿到來時(shí)，F(xiàn)PGA輸出同步電平數(shù)據(jù)；當(dāng)同步信號(hào)脈沖上升沿到來時(shí)，F(xiàn)PGA輸出消隱電平數(shù) 據(jù)。
【文檔編號(hào)】H04N5/14GK104301582SQ201310625035
【公開日】2015年1月21日 申請(qǐng)日期:2013年11月29日 優(yōu)先權(quán)日:2013年11月29日
【發(fā)明者】鄭鑫 申請(qǐng)人:中國(guó)航空工業(yè)集團(tuán)公司洛陽電光設(shè)備研究所