用于高速串化解串器的預減重電路的制作方法
【專利摘要】本發(fā)明公開了一種用于高速串化解串器的預減重電路，其包括電阻分壓器、減重幅度控制器、輸出級，電阻分壓器、輸出級都與減重幅度控制器連接。電阻分壓器包括依次串聯的三十一個等值電阻和一個電阻值大于等值電阻的第一電阻。減重幅度控制器還與一個反相器、一個外部輸入信號端連接。減重幅度控制器為樹形結構，共有五列，每列各由三十個傳輸門、十六個傳輸門、八個傳輸門、四個傳輸門、兩個傳輸門控制。輸出級由依次連接的多路復用器、電壓緩沖器、運算放大器組成。本發(fā)明可用于高速串化解串器的發(fā)送端，對相同極性位串中第一位之后的每一位實施減重，可達到預先減小低頻數據幅度的效果，補償信道的高頻衰減，在保證誤碼率的前提下提高傳輸帶寬。
【專利說明】用于高速串化解串器的預減重電路
【技術領域】
[0001]本發(fā)明涉及一種預減重電路，特別是涉及一種用于高速串化解串器的預減重電路，屬于模擬通信【技術領域】。
【背景技術】
[0002]現代通信系統(tǒng)中，串行數據通信能節(jié)約連線資源，對信號幅度的要求小，且信號之間的串擾小，傳輸速率高，廣泛應用于各種高速通信標準，如以太網、光纖通信、背板總線等。
[0003]在損耗較大的鏈路上傳輸高速串行數據時，信道可被抽象成一個低通濾波器。這會使傳輸的數據發(fā)生失真，增加數據在接收端的誤碼率。此外，高速串化解串器設計中最大的問題是數據處理時間的控制，這也是制約驅動器帶寬的關鍵因素。隨著驅動器帶寬的提高，當每一位數據的位寬小于驅動器的位處理時間時，前面發(fā)送信號的值就會影響當前位的波形，即存在碼間干擾。碼間干擾易出現當一組串行數據流包含多個比特的相同數值數據，而其后跟著短比特位的相反數值數據時。長時間的恒定值對信道電容完全充電，在緊接著的相反數據位內無法反相補償，使相反數據的電壓值有可能不會被檢測到，從而發(fā)生碼間干擾。碼間干擾降低了系統(tǒng)所能運行的最大頻率。

【發(fā)明內容】

[0004]本發(fā)明所要解決的技術問題是提供一種用于高速串化解串器的預減重電路，其對相同極性位串中第一位之后的每一位實施減重，相同極性位串中的第一位不減重，可應用于高速串化解串器的發(fā)送端，可達到預先減小低頻數據幅度的效果，補償信道的高頻衰減，在保證誤碼率的前提下提高傳輸帶寬。
[0005]本發(fā)明是通過下述技術方案來解決上述技術問題的:一種用于高速串化解串器的預減重電路，其特征在于，其包括電阻分壓器、減重幅度控制器、輸出級，電阻分壓器、輸出級都與減重幅度控制器連接。
[0006]優(yōu)選地，所述電阻分壓器包括依次串聯的三十一個等值電阻和一個電阻值大于等值電阻的第一電阻。
[0007]優(yōu)選地，所述第一電阻的阻值為等值電阻的四十八倍。
[0008]優(yōu)選地，所述減重幅度控制器還與一個反相器、一個外部輸入信號端連接。
[0009]優(yōu)選地,所述外部輸入信號端輸入五位外部輸入信號，五位外部輸入信號用于控制減重幅度；五位外部輸入信號分別經反相器生成五位反相信號。
[0010]優(yōu)選地，所述減重幅度控制器為樹形結構，共有五列，每列各由三十個傳輸門、十六個傳輸門、八個傳輸門、四個傳輸門、兩個傳輸門控制。
[0011]優(yōu)選地，所述輸出級由依次連接的多路復用器、電壓緩沖器、運算放大器組成。
[0012]優(yōu)選地，所述電阻分壓器輸出三十二個參考電壓作為減重幅度控制器的輸入。
[0013]本發(fā)明的積極進步效果在于:本發(fā)明可有效簡化預減重電路結構，從而減少實現預減重功能所需的晶體管數量，可減小芯片的面積和成本，并降低使用時的功耗。本發(fā)明可通過五位外部輸入信號靈活控制減重幅度，實現從O?-4.3dB不等的32種減重幅度。
【專利附圖】

【附圖說明】
[0014]圖1為本發(fā)明用于高速串化解串器的預減重電路的結構示意圖。
[0015]圖2為本發(fā)明中電阻分壓器的結構示意圖。
[0016]圖3為本發(fā)明中減重幅度控制器的結構示意圖。
[0017]圖4為本發(fā)明中輸出級的結構示意圖。
【具體實施方式】
[0018]下面結合附圖給出本發(fā)明較佳實施例，以詳細說明本發(fā)明的技術方案。
[0019]如圖1至圖4所示，本發(fā)明用于高速串化解串器的預減重電路包括電阻分壓器、減重幅度控制器、輸出級，電阻分壓器、輸出級都與減重幅度控制器連接。電阻分壓器包括依次串聯的三十一個等值電阻和一個電阻值大于等值電阻的第一電阻。減重幅度控制器還與一個反相器、一個外部輸入信號端連接。減重幅度控制器為樹形結構，共有五列，每列各由三十個傳輸門、十六個傳輸門、八個傳輸門、四個傳輸門、兩個傳輸門控制。輸出級由依次連接的多路復用器、電壓緩沖器、運算放大器組成。
[0020]電阻分壓器的三十二個電阻(R0至R31)的電阻串上的三十二個個抽頭記為Vref [O]至Vref[31]，可產生三十二個不同的發(fā)送幅度參考電壓。其中，第一電阻的阻值可以為等值電阻的四十八倍。外部輸入信號端輸入五位外部輸入信號(可以表示為de_empha[0]至de_empha[4]),五位外部輸入信號用于控制減重幅度；五位外部輸入信號分別經反相器生成五位反相信號(可以表示為den_empha[0]至den_empha[4])。五位外部輸入信號與五位反相信號共同控制傳輸門開關。當傳輸門的控制信號為“I”時其導通。傳輸門記為S(p，q)，比如圖中的“S[0，1]”等。電阻分壓器輸出的三十二個參考電壓作為減重幅度控制器的輸入，分別對應于從O?-4.3dB不等的三十二種減重幅度。三十二路輸入通過樹形結構和輸出相連，每一路輸入經過五個傳輸門開關和輸出Vref_tx相連。若P為偶數，S (P, q) =Den_empha[q_l];若 p 為奇數，S (p, q) =De_empha[q_l]。若 de_empha[4:0]表不的二進制數為i，則輸出vref_tx = vref[i]。若輸出級的輸入信號bitmap=l,多路復用器輸出vl=vp (電源電壓)；若bitmap=0,多路復用器輸出vl=vref_tx。通過電壓緩沖器增大驅動能力。Vp_tx=vl。運算放大器以Txip/m為差分數據輸入。Vp_tx用作輸出級運算放大器的電源。bitmap=l時,無減重功能,運放差分輸出信號txop/txom的幅度為1.2V ；bitmap=0時，txop/txom的幅度即之前配置的減重幅度vp_tx。
[0021 ] 本發(fā)明可用于高速串化解串器的發(fā)送端，對相同極性位串中第一位之后的每一位實施減重，可達到預先減小低頻數據幅度的效果，補償信道的高頻衰減，在保證誤碼率的前提下提高傳輸帶寬。根據該方式實現預減重，具有可用標準的模擬電路設計流程實現，能減小時鐘恢復電路復雜度、面積、功耗，且可用輸入信號靈活控制，實現多種(三十二種)減重幅度的特點。
[0022]本發(fā)明用于高速串化解串器的預減重電路采用一個控制信號選擇是否減重?？刂菩盘栍蓴底蛛娐诽峁?。當該位為I時，指示不需要減重，發(fā)送端輸出差分信號的峰峰值為1.2V。當該位為O時，指示需要減重，輸出差分信號按設定的減重幅度輸出。用于高速串化解串器的預減重電路的結構要盡量簡單。預減重電路的結構越簡單，實現預減重功能所需的晶體管數量就越少，這樣芯片的面積就越小，芯片成本減少，此外功耗也將減小；本發(fā)明可通過五位外部輸入信號靈活控制減重幅度，實現從O?-4.3dB不等的32種減重幅度。預減重電路完全采用模擬電路實現，并且支持標準的模擬電路設計流程。標準的模擬電路設計流程采用EDA (Electronic Design Automatic:電子設計自動化)工具輔助設計，提高設計效率。預減重電路采用模擬電路實現，并且支持模擬設計流程，可以簡化將該電路集成到串化解串器發(fā)送端中的難度，提高電路可靠性。
[0023]本發(fā)明為了補償信號高頻部分的衰減，采用均衡技術來改善信號波形。均衡技術是用來改善信號傳輸質量的一種技術手段，它可以在很大程度上補償高頻損失。均衡技術一般包括發(fā)送端均衡和接收端均衡。發(fā)送端均衡也稱為預均衡，可通過預減重電路實現。運用預減重技術，在發(fā)送端首先對低頻數據進行幅度衰減，這就是其能夠補償高頻衰減的關鍵所在。其工作原理為:在信號發(fā)生跳變的時刻，電路對信號驅動幅度不變；而在信號任意的連續(xù)相同數值內，減少驅動量，使信號擺幅有所降低。這是因為信號的高頻分量多集中在數據的跳變沿；而在數據出現連續(xù)相同數值時，多以低頻分量為主，這時候對數據進行衰減，即衰減了數據的低頻組分，如此，便達到了預減重電路衰減低頻的目的。另外，本發(fā)明通過在信號發(fā)生跳變的時刻，電路對信號驅動的幅度不變，而在信號任意的連續(xù)相同數值內，減少驅動量的手段，大大加快跳變發(fā)生的速度，從而降低了碼間干擾，加快數據的處理時間。從而在保證接收端誤碼率的前提下，提高了驅動器的帶寬。
[0024]以上所述的具體實施例，對本發(fā)明的解決的技術問題、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
【權利要求】
1.一種用于高速串化解串器的預減重電路，其特征在于，其包括電阻分壓器、減重幅度控制器、輸出級，電阻分壓器、輸出級都與減重幅度控制器連接。
2.如權利要求1所述的用于高速串化解串器的預減重電路，其特征在于，所述電阻分壓器包括依次串聯的三十一個等值電阻和一個電阻值大于等值電阻的第一電阻。
3.如權利要求2所述的用于高速串化解串器的預減重電路，其特征在于，所述第一電阻的阻值為等值電阻的四十八倍。
4.如權利要求1所述的用于高速串化解串器的預減重電路，其特征在于，所述減重幅度控制器還與一個反相器、一個外部輸入信號端連接。
5.如權利要求4所述的用于高速串化解串器的預減重電路，其特征在于，所述外部輸入信號端輸入五位外部輸入信號，五位外部輸入信號用于控制減重幅度；五位外部輸入信號分別經反相器生成五位反相信號。
6.如權利要求1所述的用于高速串化解串器的預減重電路，其特征在于，所述減重幅度控制器為樹形結構，共有五列，每列各由三十個傳輸門、十六個傳輸門、八個傳輸門、四個傳輸門、兩個傳輸門控制。
7.如權利要求1所述的用于高速串化解串器的預減重電路，其特征在于，所述輸出級由依次連接的多路復用器、電壓緩沖器、運算放大器組成。
8.如權利要求1所述的用于高速串化解串器的預減重電路，其特征在于，所述電阻分壓器輸出三十二個參考電壓作為減重幅度控制器的輸入。
【文檔編號】H04L25/03GK103647542SQ201310597942
【公開日】2014年3月19日 申請日期:2013年11月22日 優(yōu)先權日:2013年11月22日
【發(fā)明者】彭誼, 邱賜云 申請人:中國電子科技集團公司第三十二研究所