專利名稱：擴展速率shdsl傳輸模塊的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及調(diào)制解調(diào)技術(shù)領(lǐng)域，具體涉及一種擴展速率SHDSL傳輸模塊。
技術(shù)背景對于寬帶接入技術(shù),人們比較熟悉的是非對稱數(shù)字用戶線路ADSL (AsymmetricalDigital Subscriber Line),它能在一對普通雙絞線上建立上行896kbit/s,下行達(dá)8160kbit/s的非對稱數(shù)字通信鏈路,這非常適合實現(xiàn)Internet接入以及VOD等不對稱業(yè)務(wù)。但也正是由于ADSL速率的不對稱性，使得ADSL的應(yīng)用存在不少局限。特別是商用寬帶需求環(huán)境是一個雙向的、對稱的流量環(huán)境，對性能波動的容忍度比較低，ADSL接入技術(shù)已越來越不能滿足人們對帶寬和流量的需求。于是，人們開始關(guān)注SHDSL技術(shù)。如今寬帶接入的逐漸普及，高速的網(wǎng)絡(luò)化服務(wù)已成為不可逆轉(zhuǎn)的潮流，雖然光纖接入是接入互聯(lián)網(wǎng)的最佳方式，但這需要一個很長的過渡過程。以SHDSL為前沿的xDSL技 術(shù)在相當(dāng)長的一段時間內(nèi)仍將是我國寬帶接入的主流技術(shù)。SHDSL (Symmetrical High bite Digital Subscriber Line)對稱高速數(shù)字用戶線路是由ITU-T定義的在單對雙絞線上提供傳輸雙向?qū)ΨQ帶寬數(shù)據(jù)業(yè)務(wù)的一種技術(shù)，符合國際電聯(lián)G. 991. 2推薦標(biāo)準(zhǔn)，由于采用性能優(yōu)越的16電平格柵編碼脈沖幅度調(diào)制(TC-PAM)技術(shù)，壓縮了傳輸頻譜，提高了抗噪性能，延長了傳輸距離，因此與ADSL，HDSL技術(shù)相比有著明顯的技術(shù)優(yōu)勢。目前，采用SHDSL接入技術(shù)能夠?qū)ΨQ傳輸?shù)淖罡咚俾蕿?192kbit/s，調(diào)制采用64電平。隨著千兆以太網(wǎng)的普及以及更高帶寬的需求，也不能完全滿足帶寬用戶的需求
實用新型內(nèi)容
本實用新型的目的是提供一種擴展速率SHDSL傳輸模塊，它采用擴展速率傳輸技術(shù)，在一對雙絞線上，實現(xiàn)點對點的64kbit/s 15296kbit/s雙向凈負(fù)荷速率傳輸和I 16公里傳輸距離，能耗低。為了解決背景技術(shù)所存在的問題，本實用新型是采用如下技術(shù)方案它包含控制單元1、數(shù)據(jù)接口 2、SHDSL處理單元3、管理信息接口 4、擴展業(yè)務(wù)接口 5、環(huán)路接口 6，管理信息接口 4與控制單元I相互連接，擴展業(yè)務(wù)接口 5與數(shù)據(jù)接口 2相互連接，控制單元1、數(shù)據(jù)接口 2均與SHDSL處理單元3相互連接，SHDSL處理單元3與環(huán)路接口 6相互連接。所述的SHDSL處理單元3包含并行控制接口 31、RAM隨機存儲器32、嵌入式控制器33、數(shù)字前端DSP處理器34、ADC轉(zhuǎn)換器35、DAC數(shù)字模擬轉(zhuǎn)換器36、回波抵消單元37、線路驅(qū)動單元38、線路接口 39、AUX接口 310、SDI串行數(shù)據(jù)接口 311、時鐘單元312、成幀/解幀313，并行控制接口 31分別與RAM隨機存儲器32、嵌入式控制器33相互連接，嵌入式控制器33分別與數(shù)字前端DSP處理器34、SDI串行數(shù)據(jù)接口 311、時鐘單元312、成幀/解幀313相互連接，SDI串行數(shù)據(jù)接口 311分別與AUX接口 310、成幀/解幀313相互連接，成幀/解幀313與數(shù)字前端DSP處理器34相互連接，數(shù)字前端DSP處理器34分別與ADC轉(zhuǎn)換器35、DAC數(shù)字模擬轉(zhuǎn)換器36相互連接，ADC轉(zhuǎn)換器35與回波抵消單元37相互連接，DAC數(shù)字模擬轉(zhuǎn)換器36與線路驅(qū)動單元38相互連接，回波抵消單元37、線路驅(qū)動單元38均與線路接口 39相互連接。所述的控制單元I采用低功耗的CPU，完成將固件下載，調(diào)用擴展速率模式，控制SHDSL處理單元從預(yù)啟動到數(shù)據(jù)模式的時序，管理與控制SHDSL處理單元，待SHDSL處理單元同步后傳輸EOC管理信號數(shù)據(jù)；CPU通過并行總線與SHDSL處理單元3信息交互，上電后CPU將固件下載到SHDSL處理單元3，待SHDSL處理單元3中的嵌入式控制器33調(diào)用。CPU調(diào)用擴展速率模式，控制SHDSL處理單元3從預(yù)啟動進(jìn)入數(shù)據(jù)模式的時序。另外，CPU完成管理信號收發(fā)。CPU采用低功耗的器件，這樣不但可以滿足普通用戶的需求，而且可以滿足更多低功耗用戶的需求，可以提高傳輸模塊的可靠性。所述的數(shù)據(jù)接口 2采用低功耗的FPGA芯片，完成SHDSL處理單元3與多種擴展業(yè)務(wù)接口的轉(zhuǎn)接與信號驅(qū)動，擴展業(yè)務(wù)接口 5可以包括話音接口、以太網(wǎng)接口、V. 35接口、A接口和E1/E2接口等多種業(yè)務(wù)接口。數(shù)據(jù)接口 2完成SHDSL處理單元3與多種擴展業(yè)務(wù)接口 5的轉(zhuǎn)接與信號驅(qū)動，擴展業(yè)務(wù)接口 5中音頻接口完成音頻信號標(biāo)準(zhǔn)格式的壓縮處理送給數(shù)據(jù)接口 ；以太網(wǎng)接口完成以太網(wǎng)數(shù)據(jù)的收發(fā)，實現(xiàn)HDLC協(xié)議的封裝和解封裝；V. 35接口實現(xiàn)阻抗匹配、電平轉(zhuǎn)換、工作模式轉(zhuǎn)換和時鐘的切換等；A接口(群路接口)將信息信號和幀定位指令碼的AMI碼與時鐘信號NRZ碼的整合給數(shù)據(jù)接口 ；E1/E2接口實現(xiàn)電平和編碼轉(zhuǎn)換。數(shù)據(jù)接口 2可以與擴展業(yè)務(wù)接口 5中的話音接口、以太網(wǎng)接口、V. 35接口、A接口和E1/E2接口一種或多種接口相連，具有接口選擇功能。另外，采用低功耗的FPGA，也可以減少整個模塊的功耗。FPGA的接口選擇功能可以將不使用的接口配置成休眠模式，進(jìn)一步降低模塊功耗。所述的SHDSL處理單元3實現(xiàn)基于ITU組織的G. 991. 2、G. 994.1、G. 997.1協(xié)議規(guī)定的數(shù)據(jù)處理和擴展TC-PAM調(diào)制解調(diào)功能。其中擴展TC-PAM調(diào)制電平不僅可以實現(xiàn) 4TC-PAM、8TC-PAM、16TC-PAM、32TC-PAM、64TC-PAM，而且還可以實現(xiàn) 128TC-PAM 的調(diào)制電平。采用128TC-PAM的調(diào)制電平時每個信號符號承載6個比特數(shù)據(jù)，從而可以實現(xiàn)更高的傳輸速率；采用4TC-PAM調(diào)制電平時每個信號符號承載I個比特數(shù)據(jù)，因此可以用更低的傳輸速率實現(xiàn)更遠(yuǎn)傳的傳輸距離；結(jié)合擴展速率模式，將傳輸速率擴展到64kbit/s 15296kbit/s,傳輸距離可以最遠(yuǎn)達(dá)到16公里。上電后嵌入式控制器配置各單元模塊；環(huán)路同步后，嵌入式控制器將收到的管理信息插入到SHDSL幀的EOC位；串行數(shù)據(jù)接口 SDI負(fù)責(zé)數(shù)據(jù)的傳輸，其傳輸速率可支持64kbit/s 15296kbit/s。成幀器將載荷數(shù)據(jù)、EOC信息和幀頭等數(shù)據(jù)插入到SHDSL幀中，接收端的解幀器再將載荷數(shù)據(jù)和EOC信息提出來。數(shù)字前端DSP包括擾碼器/解擾碼器、格柵編碼調(diào)制器、預(yù)編碼器和頻譜整形器等部分。擾碼器將數(shù)據(jù)流隨機化，為高速率的數(shù)據(jù)糾錯提供了方便，接收端的解擾碼器再將隨機化的數(shù)據(jù)轉(zhuǎn)換成SHDSL線路幀格式輸出。擴展格柵編碼器將擾碼器輸出的串行比特流數(shù)據(jù)變換成第m個碼元周期的K個并行比特字，卷積編碼器對并行比特字進(jìn)行處理，輸出K+1比特字，再將K+1比特輸入一個預(yù)先定制的2K+1電平格式的映射器，根據(jù)一定的比特和電平的映射關(guān)系，可以實現(xiàn)128電平的映射，從而每個信號符號可以承載6個比特數(shù)據(jù)，數(shù)據(jù)傳輸速率提高到15296kbit/s，建立了 G. 991. 2協(xié)議擴展的15296kbit/s速率。本實用新型中數(shù)據(jù)處理的流程為以管理信息和擴展業(yè)務(wù)接口中的以太網(wǎng)數(shù)據(jù)為例的流程如下業(yè)務(wù)數(shù)據(jù)向模擬網(wǎng)絡(luò)發(fā)送的方向以太網(wǎng)接口被數(shù)據(jù)接口單元選中，以太網(wǎng)接口的高速數(shù)據(jù)流進(jìn)入數(shù)據(jù)接口，數(shù)據(jù)接口將該數(shù)據(jù)流通過TDM總線傳輸給成幀器，管理信息數(shù)據(jù)通過CPU的串口讀取，以并行字節(jié)的形式寫給SHDSL處理單元。成幀器將兩路數(shù)據(jù)封裝到成串行SHDSL幀，擾碼器將串行SHDSL幀數(shù)據(jù)變換成串行隨機碼，擴展格柵編碼器將擾碼器輸出的串行隨機碼進(jìn)行串并轉(zhuǎn)換和電平映射等處理后輸出，數(shù)據(jù)經(jīng)過預(yù)編碼、頻譜整形等處理后輸出到模擬網(wǎng)絡(luò)，接收方向是發(fā)送方向的逆運算。本實用新型采用擴展速率傳輸技術(shù),在一對雙絞線上,實現(xiàn)點對點的64kbit/s 15296kbit/s雙向凈負(fù)荷速率傳輸和I 16公里傳輸距離，能耗低。

圖1為本實用新型的結(jié)構(gòu)示意圖，圖2為本實用新型中數(shù)據(jù)處理的流程圖。
具體實施方式
參看圖1-圖2，本具體實施方式
采用如下技術(shù)方案它包含控制單元1、數(shù)據(jù)接口2、SHDSL處理單元3、管理信息接口 4、擴展業(yè)務(wù)接口 5、環(huán)路接口 6，管理信息接口 4與控制單元I相互連接，擴展業(yè)務(wù)接口 5與數(shù)據(jù)接口 2相互連接，控制單元1、數(shù)據(jù)接口 2均與SHDSL處理單元3相互連接，SHDSL處理單元3與環(huán)路接口 6相互連接。所述的SHDSL處理單元3包含并行控制接口 31、RAM隨機存儲器32、嵌入式控制器33、數(shù)字前端DSP處理器34、ADC轉(zhuǎn)換器35、DAC數(shù)字模擬轉(zhuǎn)換器36、回波抵消單元37、線路驅(qū)動單元38、線路接口 39、AUX接口 310、SDI串行數(shù)據(jù)接口 311、時鐘單元312、成幀/解幀313，并行控制接口 31分別與RAM隨機存儲器32、嵌入式控制器33相互連接，嵌入式控制器33分別與數(shù)字前端DSP處理器34、SDI串行數(shù)據(jù)接口 311、時鐘單元312、成幀/解幀313相互連接，SDI串行數(shù)據(jù)接口 311分別與AUX接口 310、成幀/解幀313相互連接，成幀/解幀313與數(shù)字前端DSP處理器34相互連接，數(shù)字前端DSP處理器34分別與ADC轉(zhuǎn)換器35、DAC數(shù)字模擬轉(zhuǎn)換器36相互連接，ADC轉(zhuǎn)換器35與回波抵消單元37相互連接，DAC數(shù)字模擬轉(zhuǎn)換器36與線路驅(qū)動單元38相互連接，回波抵消單元37、線路驅(qū)動單元38均與線路接口 39相互連接。所述的控制單元I采用低功耗的CPU，完成將固件下載，調(diào)用擴展速率模式，控制SHDSL處理單元從預(yù)啟動到數(shù)據(jù)模式的時序，管理與控制SHDSL處理單元，待SHDSL處理單元同步后傳輸EOC管理信號數(shù)據(jù)；CPU通過并行總線與SHDSL處理單元3信息交互，上電后CPU將固件下載到SHDSL處理單元3，待SHDSL處理單元3中的嵌入式控制器33調(diào)用。CPU調(diào)用擴展速率模式，控制SHDSL處理單元3從預(yù)啟動進(jìn)入數(shù)據(jù)模式的時序。另外，CPU完成管理信號收發(fā)。CPU采用低功耗的器件，這樣不但可以滿足普通用戶的需求，而且可以滿足更多低功耗用戶的需求，可以提高傳輸模塊的可靠性。所述的數(shù)據(jù)接口 2采用低功耗的FPGA芯片，完成SHDSL處理單元3與多種擴展業(yè)務(wù)接口的轉(zhuǎn)接與信號驅(qū)動，擴展業(yè)務(wù)接口 5可以包括話音接口、以太網(wǎng)接口、V. 35接口、A接口和E1/E2接口等多種業(yè)務(wù)接口。數(shù)據(jù)接口 2完成SHDSL處理單元3與多種擴展業(yè)務(wù)接口 5的轉(zhuǎn)接與信號驅(qū)動，擴展業(yè)務(wù)接口 5中音頻接口完成音頻信號標(biāo)準(zhǔn)格式的壓縮處理送給數(shù)據(jù)接口 ；以太網(wǎng)接口完成以太網(wǎng)數(shù)據(jù)的收發(fā)，實現(xiàn)HDLC協(xié)議的封裝和解封裝；V. 35接口實現(xiàn)阻抗匹配、電平轉(zhuǎn)換、工作模式轉(zhuǎn)換和時鐘的切換等；A接口(群路接口)將信息信號和幀定位指令碼的AMI碼與時鐘信號NRZ碼的整合給數(shù)據(jù)接口 ；E1/E2接口實現(xiàn)電平和編碼轉(zhuǎn)換。數(shù)據(jù)接口 2可以與擴展業(yè)務(wù)接口 5中的話音接口、以太網(wǎng)接口、V. 35接口、A接口和E1/E2接口一種或多種接口相連，具有接口選擇功能。另外，采用低功耗的FPGA，也可以減少整個模塊的功耗。FPGA的接口選擇功能可以將不使用的接口配置成休眠模式，進(jìn)一步降低模塊功耗。 所述的SHDSL處理單元3實現(xiàn)基于ITU組織的G. 991. 2、G. 994.1、G. 997.1協(xié)議規(guī)定的數(shù)據(jù)處理和擴展TC-PAM調(diào)制解調(diào)功能。其中擴展TC-PAM調(diào)制電平不僅可以實現(xiàn) 4TC-PAM、8TC-PAM、16TC-PAM、32TC-PAM、64TC-PAM，而且還可以實現(xiàn) 128TC-PAM 的調(diào)制電平。采用128TC-PAM的調(diào)制電平時每個信號符號承載6個比特數(shù)據(jù)，從而可以實現(xiàn)更高的傳輸速率；采用4TC-PAM調(diào)制電平時每個信號符號承載I個比特數(shù)據(jù)，因此可以用更低的傳輸速率實現(xiàn)更遠(yuǎn)傳的傳輸距離；結(jié)合擴展速率模式，將傳輸速率擴展到64kbit/s 15296kbit/s,傳輸距離可以最遠(yuǎn)達(dá)到16公里。上電后嵌入式控制器配置各單元模塊；環(huán)路同步后，嵌入式控制器將收到的管理信息插入到SHDSL幀的EOC位；串行數(shù)據(jù)接口 SDI負(fù)責(zé)數(shù)據(jù)的傳輸，其傳輸速率可支持64kbit/s 15296kbit/s。成幀器將載荷數(shù)據(jù)、EOC信息和幀頭等數(shù)據(jù)插入到SHDSL幀中，接收端的解幀器再將載荷數(shù)據(jù)和EOC信息提出來。數(shù)字前端DSP包括擾碼器/解擾碼器、格柵編碼調(diào)制器、預(yù)編碼器和頻譜整形器等部分。擾碼器將數(shù)據(jù)流隨機化，為高速率的數(shù)據(jù)糾錯提供了方便，接收端的解擾碼器再將隨機化的數(shù)據(jù)轉(zhuǎn)換成SHDSL線路幀格式輸出。擴展格柵編碼器將擾碼器輸出的串行比特流數(shù)據(jù)變換成第m個碼元周期的K個并行比特字，卷積編碼器對并行比特字進(jìn)行處理，輸出K+1比特字，再將K+1比特輸入一個預(yù)先定制的2K+1電平格式的映射器，根據(jù)一定的比特和電平的映射關(guān)系，可以實現(xiàn)128電平的映射，從而每個信號符號可以承載6個比特數(shù)據(jù)，數(shù)據(jù)傳輸速率提高到15296kbit/s，建立了 G. 991. 2協(xié)議擴展的15296kbit/s速率。本具體實施方式
的數(shù)據(jù)處理的流程為以管理信息和擴展業(yè)務(wù)接口中的以太網(wǎng)數(shù)據(jù)為例的流程如下業(yè)務(wù)數(shù)據(jù)向模擬網(wǎng)絡(luò)發(fā)送的方向以太網(wǎng)接口被數(shù)據(jù)接口單元選中，以太網(wǎng)接口的高速數(shù)據(jù)流進(jìn)入數(shù)據(jù)接口，數(shù)據(jù)接口將該數(shù)據(jù)流通過TDM總線傳輸給成幀器，管理信息數(shù)據(jù)通過CPU的串口讀取，以并行字節(jié)的形式寫給SHDSL處理單元。成幀器將兩路數(shù)據(jù)封裝到成串行SHDSL幀，擾碼器將串行SHDSL幀數(shù)據(jù)變換成串行隨機碼，擴展格柵編碼器將擾碼器輸出的串行隨機碼進(jìn)行串并轉(zhuǎn)換和電平映射等處理后輸出，數(shù)據(jù)經(jīng)過預(yù)編碼、頻譜整形等處理后輸出到模擬網(wǎng)絡(luò)，接收方向是發(fā)送方向的逆運算。本具體實施方式
采用擴展速率傳輸技術(shù)，在一對雙絞線上，實現(xiàn)點對點的64kbit/s 15296kbit/s雙向凈負(fù)荷速率傳輸和I 16公里傳輸距離，能耗低。
權(quán)利要求1.擴展速率SHDSL傳輸模塊，其特征在于它包含控制單元(I)、數(shù)據(jù)接口(2)、SHDSL處理單元(3)、管理信息接口(4)、擴展業(yè)務(wù)接口(5)、環(huán)路接口 ￠)，管理信息接口(4)與控制單元⑴相互連接，擴展業(yè)務(wù)接口(5)與數(shù)據(jù)接口(2)相互連接，控制單元(I)、數(shù)據(jù)接口(2)均與SHDSL處理單元(3)相互連接，SHDSL處理單元(3)與環(huán)路接口(6)相互連接。
2.根據(jù)權(quán)利要求1所述的擴展速率SHDSL傳輸模塊，其特征在于所述的SHDSL處理單元⑶包含并行控制接口(31)、RAM隨機存儲器(32)、嵌入式控制器(33)、數(shù)字前端DSP處理器(34)、ADC轉(zhuǎn)換器(35)、DAC數(shù)字模擬轉(zhuǎn)換器(36)、回波抵消單元(37)、線路驅(qū)動單元(38)、線路接口(39)、AUX接口(310)、SDI串行數(shù)據(jù)接口(311)、時鐘單元(312)、成幀/解幀(313)，并行控制接口(31)分別與RAM隨機存儲器(32)嵌入式控制器(33)相互連接，嵌入式控制器(33)分別與數(shù)字前端DSP處理器(34)、SDI串行數(shù)據(jù)接口(311)、時鐘單元(312)、成幀/解幀(313)相互連接，SDI串行數(shù)據(jù)接口(311)分別與AUX接口(310)、成幀/解幀(313)相互連接，成幀/解幀(313)與數(shù)字前端DSP處理器(34)相互連接，數(shù)字前端DSP處理器(34)分別與ADC轉(zhuǎn)換器(35)、DAC數(shù)字模擬轉(zhuǎn)換器(36)相互連接，ADC轉(zhuǎn)換器(35)與回波抵消單元(37)相互連接，DAC數(shù)字模擬轉(zhuǎn)換器(36)與線路驅(qū)動單元(38)相互連接，回波抵消單元(37)、線路驅(qū)動單元(38)均與線路接口(39)相互連接。
專利摘要擴展速率SHDSL傳輸模塊，它涉及調(diào)制解調(diào)技術(shù)領(lǐng)域。它的管理信息接口(4)與控制單元(1)相互連接，擴展業(yè)務(wù)接口(5)與數(shù)據(jù)接口(2)相互連接，控制單元(1)、數(shù)據(jù)接口(2)均與SHDSL處理單元(3)相互連接，SHDSL處理單元(3)與環(huán)路接口(6)相互連接。它采用擴展速率傳輸技術(shù)，在一對雙絞線上，實現(xiàn)點對點的64kbit/s～15296kbit/s雙向凈負(fù)荷速率傳輸和1～16公里傳輸距離，能耗低。
文檔編號H04M11/06GK202856848SQ20122055001
公開日2013年4月3日 申請日期2012年10月25日 優(yōu)先權(quán)日2012年10月25日
發(fā)明者顏興茂, 鄒鵬, 龔劍, 肖東海, 陳昌軍 申請人:綿陽靈通電訊設(shè)備有限公司