專利名稱：：一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備的制作方法
技術(shù)領(lǐng)域：
：本實用新型屬于電子儀器
技術(shù)領(lǐng)域：
，涉及一種數(shù)據(jù)采集分析設(shè)備，特別是涉及一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備。
背景技術(shù)：
：在高寬帶、高傳輸、高計算機等環(huán)境下，網(wǎng)絡(luò)應(yīng)用對帶寬與時延提出更高的要求。為此，隨著信息時代步入高速發(fā)展期，寬帶傳輸再次升級已步入萬兆技術(shù)應(yīng)用高增長期。萬兆以太網(wǎng)標準自2002年誕生以來，發(fā)展非常迅猛，從局域網(wǎng)迅速擴展到園區(qū)網(wǎng)、城域網(wǎng)、數(shù)據(jù)中心等應(yīng)用環(huán)境。經(jīng)過五年的發(fā)展，萬兆網(wǎng)絡(luò)在標準和管理技術(shù)方面都已經(jīng)發(fā)展成熟，在存儲、多媒體應(yīng)用等新領(lǐng)域正在以更高的性能、標準和可管理型替代傳統(tǒng)網(wǎng)絡(luò)技術(shù)。萬兆以太網(wǎng)設(shè)備可滿足匯聚網(wǎng)絡(luò)的需求，為未來網(wǎng)絡(luò)升級預(yù)留了的空間。數(shù)據(jù)中心正在逐步向萬兆以太網(wǎng)技術(shù)過渡，以此來滿足當(dāng)今網(wǎng)絡(luò)爆炸性的數(shù)據(jù)需求。萬兆網(wǎng)絡(luò)設(shè)備可提供高密度萬兆、千兆以太網(wǎng)接口，為服務(wù)提供商和企業(yè)用戶提供城域網(wǎng)和廣域網(wǎng)的連接，也可以連接DWDM和SDH/S0NET設(shè)備實現(xiàn)廣域范圍的傳輸。另外，醫(yī)療行業(yè)尤其是涉及到數(shù)字化放射治療計劃的時候?qū)V泛應(yīng)用萬兆網(wǎng)絡(luò)技術(shù)給予支持。現(xiàn)有的萬兆以太網(wǎng)測試分析儀器多為外國品牌，其價格昂貴，操作不靈活，且IPSee加解密性能有限。隨著萬兆以太網(wǎng)覆蓋面的加大，功能完備、界面友好、操作簡便靈活、價格合理的測試儀已經(jīng)成為網(wǎng)絡(luò)測試市場的急需產(chǎn)品。目前國內(nèi)市場多為基于FPGA的千兆以太網(wǎng)測試儀，其處理能力和靈活性有限，對于萬兆以太網(wǎng)無法有效處理。
實用新型內(nèi)容鑒于以上所述現(xiàn)有技術(shù)的缺點，本實用新型的目的在于提供一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，用于解決在萬兆以太網(wǎng)中網(wǎng)絡(luò)監(jiān)測的問題。為實現(xiàn)上述目的及其他相關(guān)目的，本實用新型提供一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備。一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，所述數(shù)據(jù)采集與處理設(shè)備包括至少I個用以接收網(wǎng)絡(luò)數(shù)據(jù)的萬兆網(wǎng)絡(luò)接口；用以采集、分析和轉(zhuǎn)發(fā)所述網(wǎng)絡(luò)數(shù)據(jù)的FPGA;所述FPGA與所述萬兆網(wǎng)絡(luò)接口相連；用以暫存FPGA采集的網(wǎng)絡(luò)數(shù)據(jù)的內(nèi)存；所述內(nèi)存與所述FPGA相連；用以從內(nèi)存中讀取網(wǎng)絡(luò)數(shù)據(jù)并做后期處理的PC系統(tǒng)；所述PC系統(tǒng)采用X86架構(gòu)，且通過PCIe總線與所述FPGA相連。優(yōu)選地，所述內(nèi)存為2G/4G/8G/16G/32G/64G存儲器。優(yōu)選地，所述FPGA包括用以采集網(wǎng)絡(luò)數(shù)據(jù)并輸出數(shù)據(jù)隊列的數(shù)據(jù)采集模塊、用以對所述數(shù)據(jù)隊列進行優(yōu)先級排列的優(yōu)先級隊列排序模塊、用以對優(yōu)先級重排后的數(shù)據(jù)隊列中的網(wǎng)絡(luò)數(shù)據(jù)標識來源的數(shù)據(jù)源標識模塊、用以根據(jù)輸出端口查詢表輸出網(wǎng)絡(luò)數(shù)據(jù)到目標地址的輸出模塊；所述數(shù)據(jù)采集模塊與所述萬兆網(wǎng)絡(luò)接口和內(nèi)存分別相連；所述優(yōu)先級隊列排序模塊與所述數(shù)據(jù)采集模塊相連；所述數(shù)據(jù)源標識模塊與所述優(yōu)先級隊列排序模塊相連；所述輸出模塊與所述數(shù)據(jù)源標識模塊相連。優(yōu)選地，所述FPGA還包括協(xié)議處理模塊，所述協(xié)議處理模塊包括用以解析網(wǎng)絡(luò)數(shù)據(jù)包頭部信息的網(wǎng)絡(luò)解碼模塊、用以解析網(wǎng)絡(luò)數(shù)據(jù)包數(shù)據(jù)部信息的數(shù)據(jù)解碼模塊、用以更新網(wǎng)絡(luò)數(shù)據(jù)包頭部信息的輸出仲裁模塊；所述網(wǎng)絡(luò)解碼模塊與所述萬兆網(wǎng)絡(luò)接口相連；所述數(shù)據(jù)解碼模塊與所述網(wǎng)絡(luò)解碼模塊相連；所述輸出仲裁模塊與所述網(wǎng)絡(luò)解碼模塊相連。優(yōu)選地，所述PC系統(tǒng)包括用以顯示當(dāng)前網(wǎng)絡(luò)運行狀態(tài)的顯示模塊和至少一臺PC機。如上所述，本實用新型所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，具有以下有益效果本實用新型利用高性能、大容量的FPGA可以滿足萬兆以太網(wǎng)傳輸?shù)男阅芤?，又可以實現(xiàn)根據(jù)網(wǎng)絡(luò)發(fā)展趨勢及時升級，而無須更換任何硬件；利用FPGA內(nèi)部的可編程硬件資源，可以實現(xiàn)部分算法的硬件加速；PC系統(tǒng)與FPGA通過PCIe互聯(lián)，最高帶寬可達40Gbpso圖I顯示為本實用新型所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備的結(jié)構(gòu)框圖。圖2顯示為本實用新型所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備中的FPGA的內(nèi)部結(jié)構(gòu)框圖。元件標號說明I萬兆網(wǎng)絡(luò)接口；2FPGA；3內(nèi)存；4PC系統(tǒng)；21數(shù)據(jù)采集模塊；22優(yōu)先級隊列排序模塊；23數(shù)據(jù)源標識模塊；24輸出模塊；25協(xié)議處理模塊；251網(wǎng)絡(luò)解碼模塊；252數(shù)據(jù)解碼模塊；253輸出仲裁模塊；41顯示模塊；42PC機。具體實施方式以下由特定的具體實施例說明本實用新型的實施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本實用新型的其他優(yōu)點及功效。請參閱附圖。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本實用新型可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本實用新型所能產(chǎn)生的功效及所能達成的目的下，均應(yīng)仍落在本實用新型所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本實用新型可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本實用新型可實施的范疇。實施例本實施例提供一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，如圖I所示，所述數(shù)據(jù)采集與處理設(shè)備包括至少I個用以接收網(wǎng)絡(luò)數(shù)據(jù)的萬兆網(wǎng)絡(luò)接I;用以采集、分析和轉(zhuǎn)發(fā)所述網(wǎng)絡(luò)數(shù)據(jù)的FPGA2;用以暫存FPGA采集的網(wǎng)絡(luò)數(shù)據(jù)的內(nèi)存3;用以從內(nèi)存中讀取網(wǎng)絡(luò)數(shù)據(jù)并做后期處理的PC系統(tǒng)4;所述FPGA2與所述萬兆網(wǎng)絡(luò)接口I相連；所述內(nèi)存3與所述FPGA2相連；所述PC系統(tǒng)采用X86架構(gòu)，且通過PCIe總線與所述FPGA相連。如圖2所示，所述FPGA2包括用以采集網(wǎng)絡(luò)數(shù)據(jù)并輸出數(shù)據(jù)隊列的數(shù)據(jù)采集模塊21、用以對所述數(shù)據(jù)隊列進行優(yōu)先級排列的優(yōu)先級隊列排序模塊22、用以對優(yōu)先級重排后的數(shù)據(jù)隊列中的網(wǎng)絡(luò)數(shù)據(jù)標識來源的數(shù)據(jù)源標識模塊23、用以根據(jù)輸出端口查詢表輸出網(wǎng)絡(luò)數(shù)據(jù)到目標地址的輸出模塊24;所述數(shù)據(jù)采集模塊21與所述萬兆網(wǎng)絡(luò)接口I和內(nèi)存3分別相連；所述優(yōu)先級隊列排序模塊22與所述數(shù)據(jù)采集模塊21相連；所述數(shù)據(jù)源標識模塊23與所述優(yōu)先級隊列排序模塊22相連；所述輸出模塊24與所述數(shù)據(jù)源標識模塊23相連。所述FPGA2還包括協(xié)議處理模塊25，所述協(xié)議處理模塊25包括用以解析網(wǎng)絡(luò)數(shù)據(jù)包頭部信息的網(wǎng)絡(luò)解碼模塊251、用以解析網(wǎng)絡(luò)數(shù)據(jù)包數(shù)據(jù)部信息的數(shù)據(jù)解碼模塊252、用以更新網(wǎng)絡(luò)數(shù)據(jù)包頭部信息的輸出仲裁模塊253;所述網(wǎng)絡(luò)解碼模塊251與所述萬兆網(wǎng)絡(luò)接口I相連；所述數(shù)據(jù)解碼模塊252與所述網(wǎng)絡(luò)解碼模塊251相連；所述輸出仲裁模塊253與所述網(wǎng)絡(luò)解碼模塊252相連。所述內(nèi)存3為2G/4G/8G/16G/32G存儲器。所述PC系統(tǒng)4包括用以顯示當(dāng)前網(wǎng)絡(luò)運行狀態(tài)的顯示模塊41和至少一臺PC機42。PC系統(tǒng)讀取FPGA對網(wǎng)絡(luò)數(shù)據(jù)處理的結(jié)果，采用顯示模塊以圖形界面的方式顯示當(dāng)前網(wǎng)絡(luò)的運行狀態(tài)，并可以配置FPGA中相應(yīng)的模塊實現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的過濾等功能。所述FPGA是一個高性能的交換機，其可以完成各種數(shù)據(jù)包的采集、分析和轉(zhuǎn)發(fā)功能，可以支持至少4端口的IOGbps網(wǎng)絡(luò)接口。所述內(nèi)存主要用來緩存大量的數(shù)據(jù)。因為網(wǎng)絡(luò)數(shù)據(jù)來源可以來自不同的IOG的網(wǎng)絡(luò)端口，也可以來自FPGA側(cè)內(nèi)存中緩存的大量數(shù)據(jù)，以及來自有PC系統(tǒng)需要發(fā)送的網(wǎng)絡(luò)數(shù)據(jù)，所以在數(shù)據(jù)通路設(shè)計中，接收和發(fā)送都分成了三條通路。FPGA與x86架構(gòu)的PC系統(tǒng)的通信是通過板上的PCIeGen2x4接口完成，PC系統(tǒng)一方面可以完成對整個FPGA的設(shè)計和配置，另一方面還可以實現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的采集和分析，通過軟件以圖形界面方式來顯示分析的結(jié)果。本實用新型所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備具有兩種工作模式一種是數(shù)據(jù)采集模式，另一種是協(xié)議分析模式。為了保證數(shù)據(jù)采集的實時性，F(xiàn)PGA先將數(shù)據(jù)存儲到FPGA側(cè)的內(nèi)存中，完成數(shù)據(jù)采集后，PC系統(tǒng)再從FPGA側(cè)的內(nèi)存中讀取數(shù)據(jù)，作后期處理。在協(xié)議分析模式中，首先網(wǎng)絡(luò)數(shù)據(jù)從IOGe網(wǎng)絡(luò)接口進來，形成數(shù)據(jù)隊列進入優(yōu)先級隊列排序模塊；優(yōu)先級隊列排序模塊根據(jù)已經(jīng)設(shè)定的優(yōu)先級，重新排列傳輸隊列；數(shù)據(jù)源標識模塊對數(shù)據(jù)添加相應(yīng)的標識符，以區(qū)分來自不同網(wǎng)絡(luò)接口的數(shù)據(jù)；接下來網(wǎng)絡(luò)數(shù)據(jù)以流水線的方式進入輸出模塊，該輸出模塊讀取已經(jīng)設(shè)置好的查詢表(Lookuptable)來判斷該數(shù)據(jù)流的最后的傳輸路徑，是從另一個IOGe網(wǎng)口轉(zhuǎn)發(fā)，還是直接丟棄，或者傳輸?shù)絇C機端；網(wǎng)絡(luò)數(shù)據(jù)預(yù)處理完成后，就進入了協(xié)議分析模塊。協(xié)議分析模塊中的網(wǎng)絡(luò)解碼模塊首先分析網(wǎng)絡(luò)數(shù)據(jù)包的頭部信息，以獲得源地址、目標地址、具體的網(wǎng)絡(luò)協(xié)議等信息，并實時更新相應(yīng)的狀態(tài)寄存器；處理完頭部信息，數(shù)據(jù)解碼模塊對網(wǎng)絡(luò)數(shù)據(jù)包的數(shù)據(jù)部分進行簡單的分析，用來簡單區(qū)分數(shù)據(jù)的格式是什么，如音頻、視頻、圖片、文字等信息；最后進入輸出仲裁模塊，由輸出仲裁模塊更新網(wǎng)絡(luò)數(shù)據(jù)包的頭信息，來決定網(wǎng)絡(luò)數(shù)據(jù)的下一步傳輸。本實用新型可以很好的解決在萬兆以太網(wǎng)中，大量數(shù)據(jù)采集以及網(wǎng)絡(luò)協(xié)議分析等問題。本實用新型采用了X86(i5/i7)與可重構(gòu)硬件相結(jié)合的系統(tǒng)架構(gòu)，提供強大的軟硬件結(jié)合的計算平臺；利用高性能、大容量的FPGA可以滿足萬兆以太網(wǎng)傳輸?shù)男阅芤?，又可以實現(xiàn)根據(jù)網(wǎng)絡(luò)發(fā)展趨勢及時升級，而無須更換任何硬件；利用FPGA內(nèi)部的可編程硬件資源，可以實現(xiàn)部分算法的硬件加速；X86系統(tǒng)與FPGA通過PCIe互聯(lián)，最高帶寬可達40Gbps。本實用新型可以用來采集通過萬兆以太網(wǎng)傳輸?shù)木W(wǎng)絡(luò)數(shù)據(jù)，同時可以實時監(jiān)測當(dāng)前網(wǎng)絡(luò)的運行狀況，各種數(shù)據(jù)包捕獲，協(xié)議分析，流量生成、網(wǎng)絡(luò)問題檢測等。綜上所述，本實用新型有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。上述實施例僅例示性說明本實用新型的原理及其功效，而非用于限制本實用新型。任何熟悉此技術(shù)的人士皆可在不違背本實用新型的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬
技術(shù)領(lǐng)域：
中具有通常知識者在未脫離本實用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實用新型的權(quán)利要求所涵蓋。權(quán)利要求1.一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，其特征在于，所述用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備包括至少I個用以接收網(wǎng)絡(luò)數(shù)據(jù)的萬兆網(wǎng)絡(luò)接口；FPGA，與所述萬兆網(wǎng)絡(luò)接口相連；用以暫存FPGA采集的網(wǎng)絡(luò)數(shù)據(jù)的內(nèi)存，與所述FPGA相連；用以從內(nèi)存中讀取網(wǎng)絡(luò)數(shù)據(jù)并做后期處理的PC系統(tǒng)；所述PC系統(tǒng)采用X86架構(gòu)，且通過PCIe總線與所述FPGA相連。2.根據(jù)權(quán)利要求I所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，其特征在于所述內(nèi)存為2G/4G/8G/16G/32G存儲器。3.根據(jù)權(quán)利要求I所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，其特征在于，所述FPGA包括用以采集網(wǎng)絡(luò)數(shù)據(jù)并輸出數(shù)據(jù)隊列的數(shù)據(jù)采集模塊，與所述萬兆網(wǎng)絡(luò)接口和內(nèi)存分別相連；用以對所述數(shù)據(jù)隊列進行優(yōu)先級排列的優(yōu)先級隊列排序模塊，與所述數(shù)據(jù)采集模塊相連；用以對優(yōu)先級重排后的數(shù)據(jù)隊列中的網(wǎng)絡(luò)數(shù)據(jù)標識來源的數(shù)據(jù)源標識模塊，與所述優(yōu)先級隊列排序模塊相連；用以根據(jù)輸出端口查詢表輸出網(wǎng)絡(luò)數(shù)據(jù)到目標地址的輸出模塊，與所述數(shù)據(jù)源標識模塊相連。4.根據(jù)權(quán)利要求I所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，其特征在于所述FPGA還包括協(xié)議處理模塊，所述協(xié)議處理模塊包括用以解析網(wǎng)絡(luò)數(shù)據(jù)包頭部信息的網(wǎng)絡(luò)解碼模塊，與所述萬兆網(wǎng)絡(luò)接口相連；用以解析網(wǎng)絡(luò)數(shù)據(jù)包數(shù)據(jù)部信息的數(shù)據(jù)解碼模塊，與所述網(wǎng)絡(luò)解碼模塊相連；用以更新網(wǎng)絡(luò)數(shù)據(jù)包頭部信息的輸出仲裁模塊，與所述網(wǎng)絡(luò)解碼模塊相連。5.根據(jù)權(quán)利要求I所述的用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，其特征在于所述PC系統(tǒng)包括用以顯示當(dāng)前網(wǎng)絡(luò)運行狀態(tài)的顯示模塊和至少一臺PC機。專利摘要本實用新型提供一種用于萬兆網(wǎng)絡(luò)的數(shù)據(jù)采集與處理設(shè)備，所述數(shù)據(jù)采集與處理設(shè)備包括至少1個用以接收網(wǎng)絡(luò)數(shù)據(jù)的萬兆網(wǎng)絡(luò)接口；用以采集、分析和轉(zhuǎn)發(fā)所述網(wǎng)絡(luò)數(shù)據(jù)的FPGA；所述FPGA與所述萬兆網(wǎng)絡(luò)接口相連；用以暫存FPGA采集的網(wǎng)絡(luò)數(shù)據(jù)的內(nèi)存；所述內(nèi)存與所述FPGA相連；用以從內(nèi)存中讀取網(wǎng)絡(luò)數(shù)據(jù)并做后期處理的PC系統(tǒng)；所述PC系統(tǒng)采用X86架構(gòu)，且通過PCIe總線與所述FPGA相連。本實用新型利用高性能、大容量的FPGA可以滿足萬兆以太網(wǎng)傳輸?shù)男阅芤?，又可以實現(xiàn)根據(jù)網(wǎng)絡(luò)發(fā)展趨勢及時升級，而無須更換任何硬件；利用FPGA內(nèi)部的可編程硬件資源，可以實現(xiàn)部分算法的硬件加速；PC系統(tǒng)與FPGA通過PCIe互聯(lián)，最高帶寬可達40Gbps。文檔編號H04L12/26GK202798769SQ20122046210公開日2013年3月13日申請日期2012年9月11日優(yōu)先權(quán)日2012年9月11日發(fā)明者姚琪,趙峰,章晨申請人:上海倍益酷電子科技有限公司