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基于fpga的波特率快速自適應方法、處理器及接收端的制作方法

文檔序號:7868965閱讀:461來源:國知局
專利名稱:基于fpga的波特率快速自適應方法、處理器及接收端的制作方法
技術領域
本發(fā)明涉及通信領域,尤其涉及一種基于FPGA的波特率快速自適應方法、處理器及接收端。
背景技術
在數(shù)據(jù)通信、計算機網(wǎng)絡、嵌入式計算機系統(tǒng)以及各類工業(yè)控制系統(tǒng)中,經(jīng)常使用串行通信的方式來交換數(shù)據(jù)和信息。
在串行通信系統(tǒng)中,用波特率來描述數(shù)據(jù)的傳輸速率。所謂波特率,即每秒鐘傳送的二進制位數(shù),其單位為bps (bits per second),它是衡量串行通信系統(tǒng)數(shù)據(jù)傳輸速率快慢的主要指標。
串行通信的發(fā)送端與接收方之間必須遵守相同的協(xié)議,否則無法正常通信。串行通信協(xié)議規(guī)定了發(fā)送端與接收方之間的波特率、數(shù)據(jù)位長度、奇偶校驗位、停止位等參數(shù)。為了便于雙方通信,國際上規(guī)定了一系列標準的波特率300bps、2400bps、9600bps、 115200bps 等。
在實際工作中,盡管終端的比特率有多種情況,但是大部分都還是采用通用標準的比特率,這樣雙方就必須使用相同的波特率設置,簡單的做法是雙方設置成固定的值,但這樣做使得系統(tǒng)的靈活性變差。如果一方的波特率發(fā)生改變,另一方也需要進行相應的調(diào)整設置,需要人為修改較為不便,也使得串行設備的通用性和靈活性差。發(fā)明內(nèi)容
本發(fā)明要解決的技術問題在于針對現(xiàn)有技術中串行設備采用標準波特率進行通信,使得串行設備的通用性和靈活性差的缺陷,提供一種可以自行適應波特率的基于FPGA 的波特率快速自適應方法及系統(tǒng)。
本發(fā)明解決其技術問題所采用的技術方案是
提供一種基于FPGA的波特率快速自適應方法,包括以下步驟
通過總線接收TTL電平信號或者CMOS電平信號;
檢測總線上的電平,當總線上電平出現(xiàn)下降沿時,計數(shù)器根據(jù)采樣頻率生成器生成的采樣頻率開始計數(shù);
總線上的下降沿使誤觸發(fā)檢測電路啟動,判斷該下降沿是否為收發(fā)雙方預設的起始幀的起始位,具體為誤觸發(fā)檢測電路根據(jù)預先設置的閾值進行延時判斷,若延時判斷的結果是總線為高電平,則該下降沿為非起始位,控制計數(shù)器置位,等待下一個下降沿;若延時判斷的結果是總線為低電平,則該下降沿為起始位,控制計數(shù)器繼續(xù)計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;
當總線上的電平出現(xiàn)上升沿時,計數(shù)器暫停計數(shù);
總線上的上升沿使誤觸發(fā)檢測電路再次啟動,判斷該上升沿是否為所述起始幀的數(shù)據(jù)位,所述起始幀數(shù)據(jù)位的第一個比特位預設為高電平,具體為誤觸發(fā)檢測電路進行延時判斷,若延時判斷的結果是總線為低電平,則該上升沿為非數(shù)據(jù)位,控制計數(shù)器繼續(xù)計數(shù),等待下一個上升沿;若延時判斷的結果是總線為高電平,則該上升沿為數(shù)據(jù)位,控制計數(shù)器停止計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;
當計數(shù)器停止計數(shù)時,根據(jù)計數(shù)器的計數(shù)結果和高精度時鐘的頻率計算出當前數(shù)據(jù)幀的實際波特率,并將該波特率寫入數(shù)據(jù)收發(fā)模塊,使其按此波特率進行通信,完成波特率的自適應過程。
本發(fā)明所述的方法中,還包括步驟
判斷是否接收到收發(fā)雙方預設的結束幀,若是,則停止通信,重置計數(shù)器,下一幀數(shù)據(jù)將會重新計算新的波特率并按此波特率進行通信。
本發(fā)明解決其技術問題所采用的另一技術方案是
提供一種可實現(xiàn)波特率快速自適應的FPGA處理器,包括
數(shù)據(jù)收發(fā)模塊,用于通過總線接收TTL電平信號或者CMOS電平信號;
采樣頻率生成器,用于生成采樣頻率;
計數(shù)器,用于檢測總線上的電平,當總線上電平出現(xiàn)下降沿時,計數(shù)器根據(jù)采樣頻率生成器生成的采樣頻率開始計數(shù);
誤觸發(fā)檢測電路,用于在總線上的下降沿觸發(fā)下啟動,判斷該下降沿是否為收發(fā)雙方預設的起始幀的起始位,具體為根據(jù)預先設置的閾值進行延時判斷,若延時判斷的結果是總線為高電平,則該下降沿為非起始位,控制計數(shù)器置位,等待下一個下降沿;若延時判斷的結果是總線為低電平,則該下降沿為起始位,控制計數(shù)器繼續(xù)計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;
所述計數(shù)器還用于當總線上的電平出現(xiàn)上升沿時,暫停計數(shù);
所述誤觸發(fā)檢測電路,還用于在總線上的上升沿觸發(fā)下再次啟動,判斷該上升沿是否為所述起始幀的數(shù)據(jù)位,所述起始幀數(shù)據(jù)位的第一個比特位預設為高電平,具體為進行延時判斷,若延時判斷的結果是總線為低電平,則該上升沿為非數(shù)據(jù)位,控制計數(shù)器繼續(xù)計數(shù),等待下一個上升沿;若延時判斷的結果是總線為高電平,則該上升沿為數(shù)據(jù)位,控制計數(shù)器停止計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;
波特率計算模塊,用于當計數(shù)器停止計數(shù)時,根據(jù)計數(shù)器的計數(shù)結果和高精度時鐘的頻率計算出當前數(shù)據(jù)幀的實際波特率,并將該波特率寫入所述數(shù)據(jù)收發(fā)模塊,使其按此波特率進行通信,完成波特率的自適應過程。
本發(fā)明所述的FPGA處理器中,若發(fā)送端需要切換波特率,則發(fā)送當前波特率的結束幀,處理器接收到該結束幀后,重置波特率自適應過程,根據(jù)下一幀數(shù)據(jù)將會計算新的波特率并按此波特率進行通信。
本發(fā)明解決其技術問題所采用的第三技術方案是
提供一種基于FPGA的波特率快速自適應的接收端, 其特征在于,包括收發(fā)器和 FPGA處理器,其中,
所述收發(fā)器,用于將發(fā)送端發(fā)送的數(shù)據(jù)轉化為所述FPGA處理器可直接處理的TTL 電平信號或者CMOS電平信號;所述FPGA處理器為權利要求3或4所述的可實現(xiàn)波特率快速自適應的FPGA處理器。
本發(fā)明產(chǎn)生的有益效果是本發(fā)明根據(jù)雙方預設的起始幀的起始位即可檢測出當前波特率,,實現(xiàn)了一種任意波特率自適應技術,使波特率不受限制于標準波特率,可以實現(xiàn)任意波特率的自適應;利用誤觸發(fā)檢測電路,有效的去除了由于總線上的尖峰或毛刺引起的波特率檢測誤差;
進一步地,本發(fā)明根據(jù)起始幀、結束幀即可切換波特率,尤其適用于數(shù)據(jù)傳輸需要加密的場合。


下面將結合附圖及實施例對本發(fā)明作進一步說明,附圖中
圖1是本發(fā)明實施例基于FPGA的波特率快速自適應方法的流程圖2是本發(fā)明實施例起始幀波特率檢測示意圖3是本發(fā)明實施例誤觸發(fā)電路原理示意圖一;
圖4是本發(fā)明實施例誤觸發(fā)電路原理示意圖二 ;
圖5是本發(fā)明實施例波特率切換示意圖6是本發(fā)明實施例可實現(xiàn)波特率快速自適應的FPGA處理器的結構示意圖7是本發(fā)明實施例基于FPGA的波特率快速自適應的接收端的結構示意圖。
具體實施方式
為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白,以下結合附圖及實施例,對本發(fā)明進行進一步詳細說明。應當理解,此處所描述的具體實施例僅用以解釋本發(fā)明,并不用于限定本發(fā)明。
如圖1所示,本發(fā)明實施例基于FPGA的波特率快速自適應方法,包括以下步驟
S101、預先設置通信協(xié)議參數(shù),通信的雙方必須采用相同的串行通信協(xié)議,包括起始幀格式、結束幀格式、數(shù)據(jù)位長度、停止位、奇偶校驗位等;在本實施實例中,如圖2所示,將起始幀設置為0xFF,結束幀設置為3個連續(xù)的數(shù)據(jù)幀0x55AA55,數(shù)據(jù)位長度設置為 8bit,停止位設置為Ibit,不設置奇偶校驗位。
S102、FPGA處理器通過總線接收TTL電平信號或者CMOS電平信號;接收端根據(jù)發(fā)送方的電氣特性選擇相應的收發(fā)器,收發(fā)器將從發(fā)送方接收的信號轉化為FPGA可以直接處理的TTL電平信號或者CMOS電平信號;
S103檢測總線上的電平,檢測是否為下降沿;根據(jù)異步串行通訊協(xié)議的規(guī)定當雙方?jīng)]“0”的狀態(tài),當發(fā)送方發(fā)起數(shù)據(jù)傳輸時,一定會在總線上產(chǎn)生一個由“ I”至“O”的跳變,即下降沿。
S104、將計數(shù)器的啟動標志設置為下降沿觸發(fā),當總線上電平出現(xiàn)下降沿時,總線上的下降沿使誤觸發(fā)檢測電路啟動,判斷該上升沿是否為起始幀的數(shù)據(jù)位,起始幀數(shù)據(jù)位的第一個比特位預設為高電平,具體為誤觸發(fā)檢測電路根據(jù)預先設置的閾值進行延時判斷,確定下降沿是由發(fā)送方傳輸數(shù)據(jù)產(chǎn)生的,還是由總線上的尖峰或毛刺產(chǎn)生的,如圖4所示,若延時判斷的結果是總線為高電平,則該下降沿為非起始位,則說明該跳變是由于總線上的尖峰或毛刺產(chǎn)生的,控制計數(shù)器置位,等待下一個下降沿;如圖3所示,若延時判斷的結果是總線為低電平,則該下降沿為起始位,說明該跳變是由發(fā)送方傳輸數(shù)據(jù)產(chǎn)生的,控制計數(shù)器繼續(xù)計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;利用誤觸發(fā)檢測電路,可有效去除由于總線上的尖峰或毛刺引起的波特率檢測誤差;
S105、當總線上電平出現(xiàn)下降沿時,計數(shù)器根據(jù)采樣頻率生成器生成的采樣頻率開始計數(shù);計數(shù)器的采樣頻率記為=Freq ;本發(fā)明實施例中,計數(shù)器和誤觸發(fā)檢測電路的采樣頻率均由FPGA處理器外部的高精度時鐘或內(nèi)部時鐘發(fā)生器決定。在本實施實例中,外部高精度時鐘頻率為40MHz,可以滿足一般波特率采樣的要求,若要提高采樣頻率,可以利用 Xilinx 公司的 FPGA 設計開發(fā)套件 ISE14. 2,調(diào)用 LogiCORE IP Clocking Wizard v3. 6 X 具,對外部時鐘進行進一步分頻,得到更高的采樣頻率。誤觸發(fā)檢測電路的延時寬度設置為 10個時鐘周期,可以排查250ns以內(nèi)的總線尖峰和毛刺,若檢測結果為正常的數(shù)據(jù)傳輸,則繼續(xù)計數(shù),若檢測結果為總線尖峰或毛刺,則置位計數(shù)器;
S106、檢測總線上的電平是否出現(xiàn)上升沿;
S107、將計數(shù)器的結束標志設置為上升沿觸發(fā),當總線上的電平出現(xiàn)上升沿時,計數(shù)器暫停計數(shù);總線上的上升沿使誤觸發(fā)檢測電路再次啟動,判斷該上升沿是否為數(shù)據(jù)位, 具體為誤觸發(fā)檢測電路進行延時判斷,若延時判斷的結果是總線為低電平,則該上升沿為非數(shù)據(jù)位,則說明該跳變是由于總線上的尖峰或毛刺產(chǎn)生的,控制計數(shù)器繼續(xù)計數(shù),等待下一個上升沿;若延時判斷的結果是總線為高電平,則該上升沿為數(shù)據(jù)位。
S108、若該上升沿為數(shù)據(jù)位,說明該跳變是由發(fā)送方傳輸數(shù)據(jù)產(chǎn)生的,則控制計數(shù)器停止計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;
S109、當計數(shù)器停止計數(shù)時,根據(jù)計數(shù)器的計數(shù)結果和高精度時鐘的頻率計算出當前數(shù)據(jù)幀的實際波特率,并將該波特率寫入FPGA的數(shù)據(jù)收發(fā)模塊,使其按此波特率進行通信,完成波特率的自適應過程。本發(fā)明中發(fā)送方所采用的任意波特率,接收方都可以根據(jù)上述方法快速自適應。
根據(jù)異步串行通訊協(xié)議的規(guī)定當雙方?jīng)]有進行通信時,通信接口處于空閑狀態(tài), 總線處于高電平,即“I”的狀態(tài),當需要傳送一幀數(shù)據(jù)時,首先會發(fā)送一個邏輯為“O”的起始位,由于每個起始位僅占用lbit,根據(jù)波特率的定義,起始位的寬度即為該數(shù)據(jù)幀波特率的倒數(shù),本發(fā)明就是利用串行通信協(xié)議的這個特點進行工作;
起始位寬度記為T (秒);
波特率記為Baud(bps);
起始位寬度與波特率的關系為T=1/Baud ;
計數(shù)值記為n ;
起始位的寬度與計數(shù)值的關系為T=n/Freq ;
波特率與計數(shù)值的關 系為Baud=Freq/n。
本發(fā)明的一個實施例中,若發(fā)送端需要切換波特率,則發(fā)送當前波特率的結束幀, 接收端接收到該結束幀后,重置波特率自適應過程,根據(jù)下一幀數(shù)據(jù)將會計算新的波特率并按此波特率進行通信,具體包括步驟
SI 11、判斷是否接收到收發(fā)雙方預設的結束幀;
S112、若檢測到結束幀,則停止通信,重置計數(shù)器,轉入執(zhí)行步驟S 103,重新計算新的波特率并按此波特率進行通信。
如圖5所示,收發(fā)雙方開始以波特率I進行通信,發(fā)送方需要改變當前數(shù)據(jù)傳輸?shù)牟ㄌ芈剩瑒t由發(fā)送方發(fā)送結束幀,在接收方FPGA處理器檢測到結束幀后,重置計數(shù)器,總線重新變?yōu)榭臻e狀態(tài),F(xiàn)PGA處理器等待下一個起始幀的到來。在本實施實例中,結束幀由 3個連續(xù)的數(shù)據(jù)幀組成0x55AA55,F(xiàn)PGA處理器的數(shù)據(jù)收發(fā)模塊接收到此數(shù)據(jù)后,停止當前波特率下的數(shù)據(jù)傳輸,等待包含新波特率的起始幀的到來,再重計數(shù),重新計算新的波特率 2,并按此波特率2進行通信。
本發(fā)明實施例可實現(xiàn)波特率快速自適應的FPGA處理器20,包括
數(shù)據(jù)收發(fā)模塊21,用于通過總線接收TTL電平信號或者CMOS電平信號;
采樣頻率生成器22,用于生成采樣頻率;可通過對FPGA處理器外部的高精度時鐘或內(nèi)部時鐘發(fā)生器進行采樣,得到時鐘采樣頻率。
計數(shù)器24,用于檢測總線上的電平,當總線上電平出現(xiàn)下降沿時,計數(shù)器根據(jù)采樣頻率生成器生成的采樣頻率開始計數(shù);
誤觸發(fā)檢測電路23,用于在總線上的下降沿觸發(fā)下啟動,判斷該下降沿是否為收發(fā)雙方預設的起始幀的起始位,具體為根據(jù)預先設置的閾值進行延時判斷,若延時判斷的結果是總線為高電平,則該下降沿為非起始位,控制計數(shù)器置位,等待下一個下降沿;若延時判斷的結果是總線為低電平,則該下降沿為起始位,控制計數(shù)器繼續(xù)計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;
所述計數(shù)器24還用于當總線上的電平出現(xiàn)上升沿時,暫停計數(shù);
所述誤觸發(fā)檢測電路23,還用于在總線上的上升沿觸發(fā)下再次啟動,判斷該上升沿是否為數(shù)據(jù)位,具體為進行延時判斷,若延時判斷的結果是總線為低電平,則該上升沿為非數(shù)據(jù)位,控制計數(shù)器繼續(xù)計數(shù),等待下一個上升沿;若延時判斷的結果是總線為高電平,則該上升沿為數(shù)據(jù)位,控制計數(shù)器停止計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作;
波特率計算模塊25,用于當計數(shù)器停止計數(shù)時,根據(jù)計數(shù)器的計數(shù)結果和高精度時鐘的頻率計算出當前數(shù)據(jù)幀的實際波特率,并將該波特率寫入所述數(shù)據(jù)收發(fā)模塊,使其按此波特率進行通信,完成波特率的自適應過程。
本發(fā)明實施例中,若發(fā)送端需要切換波特率,則發(fā)送當前波特率的結束幀,處理器接收到該結束幀后,重置波特率自適應過程,計算新的波特率并按此波特率進行通信。
本發(fā)明實施例基于FPGA的波特率快速自適應的接收端,如圖7所示,包括收發(fā)器 30和FPGA處理器20,其中,
所述收發(fā)器30,用于將 發(fā)送端發(fā)送的數(shù)據(jù)轉化為所述FPGA處理器可直接處理的電平信號;接收端根據(jù)發(fā)送方的電氣特性選擇相應的收發(fā)器,收發(fā)器將從發(fā)送方接收的信號轉化為FPGA可以直接處理的TTL電平信號或者CMOS電平信號;根據(jù)實際情況收發(fā)器的電氣接口可以為RS232、RS422、RS485等。本發(fā)明的一個實施例中,發(fā)送方采用的是RS485 標準接口,全雙工通信方式,波特率不高于IMbps。由于RS485接口采用差分傳輸方式,其共模電壓為-7V +12V,必須選用相應的收發(fā)器才能實現(xiàn)與FPGA之間的通信,同時還應采用一定的電路保護措施,如在收發(fā)器的前端增加齊納二極管防止瞬變電壓和浪涌電流,增加上拉電阻確保串行總線在空閑時為“1”,增加串聯(lián)端接電阻減少線路中的反射效應;
所述FPGA處理器20為上文實施例的可實現(xiàn)波特率快速自適應的FPGA處理器,在此不贅述。
應當理解的是,對本領域普通技術人員來說,可以根據(jù)上述說明加以改進或變換, 而所有這些改進和變換都應屬于本發(fā)明所附權利要求的保護范 圍。
權利要求
1.一種基于FPGA的波特率快速自適應方法,其特征在于,包括以下步驟 通過總線接收TTL電平信號或者CMOS電平信號; 檢測總線上的電平,當總線上電平出現(xiàn)下降沿時,計數(shù)器根據(jù)采樣頻率生成器生成的采樣頻率開始計數(shù); 總線上的下降沿使誤觸發(fā)檢測電路啟動,判斷該下降沿是否為收發(fā)雙方預設的起始幀的起始位,具體為誤觸發(fā)檢測電路根據(jù)預先設置的閾值進行延時判斷,若延時判斷的結果是總線為高電平,則該下降沿為非起始位,控制計數(shù)器置位,等待下一個下降沿;若延時判斷的結果是總線為低電平,則該下降沿為起始位,控制計數(shù)器繼續(xù)計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作; 當總線上的電平出現(xiàn)上升沿時,計數(shù)器暫停計數(shù); 總線上的上升沿使誤觸發(fā)檢測電路再次啟動,判斷該上升沿是否為所述起始幀的數(shù)據(jù)位,所述起始幀數(shù)據(jù)位的第一個比特位預設為高電平,具體為誤觸發(fā)檢測電路進行延時判斷,若延時判斷的結果是總線為低電平,則該上升沿為非數(shù)據(jù)位,控制計數(shù)器繼續(xù)計數(shù),等待下一個上升沿;若延時判斷的結果是總線為高電平,則該上升沿為數(shù)據(jù)位,控制計數(shù)器停止計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作; 當計數(shù)器停止計數(shù)時,根據(jù)計數(shù)器的計數(shù)結果和高精度時鐘的頻率計算出當前數(shù)據(jù)幀的實際波特率,并將該波特率寫入數(shù)據(jù)收發(fā)模塊,使其按此波特率進行通信,完成波特率的自適應過程。
2.根據(jù)權利要求1所述的方法,其特征在于,還包括步驟 判斷是否接收到收發(fā)雙方預設的結束幀,若是,則停止通信,重置計數(shù)器,根據(jù)下一幀數(shù)據(jù)將會重新計算新的波特率并按此波特率進行通信;若否,則繼續(xù)按當前波特率進行通 目。
3.一種可實現(xiàn)波特率快速自適應的FPGA處理器,其特征在于,包括 數(shù)據(jù)收發(fā)模塊,用于通過總線接收TTL電平信號或者CMOS電平信號; 采樣頻率生成器,用于生成采樣頻率; 計數(shù)器,用于檢測總線上的電平,當總線上電平出現(xiàn)下降沿時,計數(shù)器根據(jù)采樣頻率生成器生成的采樣頻率開始計數(shù); 誤觸發(fā)檢測電路,用于在總線上的下降沿觸發(fā)下啟動,判斷該下降沿是否為收發(fā)雙方預設的起始幀的起始位,具體為根據(jù)預先設置的閾值進行延時判斷,若延時判斷的結果是總線為高電平,則該下降沿為非起始位,控制計數(shù)器置位,等待下一個下降沿;若延時判斷的結果是總線為低電平,則該下降沿為起始位,控制計數(shù)器繼續(xù)計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作; 所述計數(shù)器還用于當總線上的電平出現(xiàn)上升沿時,暫停計數(shù); 所述誤觸發(fā)檢測電路,還用于在總線上的上升沿觸發(fā)下再次啟動,判斷該上升沿是否為所述起始幀的數(shù)據(jù)位,所述起始幀數(shù)據(jù)位的第一個比特位預設為高電平,具體為進行延時判斷,若延時判斷的結果是總線為低電平,則該上升沿為非數(shù)據(jù)位,控制計數(shù)器繼續(xù)計數(shù),等待下一個上升沿;若延時判斷的結果是總線為高電平,則該上升沿為數(shù)據(jù)位,控制計數(shù)器停止計數(shù);延時判斷結束后,誤觸發(fā)檢測電路停止工作; 波特率計算模塊,用于當計數(shù)器停止計數(shù)時,根據(jù)計數(shù)器的計數(shù)結果和高精度時鐘的頻率計算出當前數(shù)據(jù)幀的實際波特率,并將該波特率寫入所述數(shù)據(jù)收發(fā)模塊,使其按此波特率進行通信,完成波特率的自適應過程。
4.根據(jù)權利要求3所述的FPGA處理器,其特征在于,若發(fā)送端需要切換波特率,則發(fā)送當前波特率的結束幀,處理器接收到該結束幀后,重置波特率自適應過程,根據(jù)下一幀數(shù)據(jù)將會計算新的波特率并按此波特率進行通信。
5.一種基于FPGA的波特率快速自適應的接收端,其特征在于,包括收發(fā)器和FPGA處理器,其中, 所述收發(fā)器,用于將發(fā)送端發(fā)送的數(shù)據(jù)轉化為所述FPGA處理器可直接處理的TTL電平信號或者CMOS電平信號;所述FPGA處理器為權利要求3或4所述的可實現(xiàn)波特率快速自適應的FPGA處理器。
全文摘要
本發(fā)明公開了一種基于FPGA的波特率快速自適應方法、處理器及接收端,其中方法包括以下步驟總線上的下降沿使誤觸發(fā)檢測電路啟動,通過其判斷該下降沿是否為收發(fā)雙方預設的起始幀的起始位,若為起始位,控制計數(shù)器繼續(xù)計數(shù);總線上的上升沿使誤觸發(fā)檢測電路再次啟動,通過其判斷該上升沿是否為數(shù)據(jù)位,若為數(shù)據(jù)位,控制計數(shù)器停止計數(shù);當計數(shù)器停止計數(shù)時,根據(jù)計數(shù)器的計數(shù)結果和高精度時鐘的頻率計算出當前數(shù)據(jù)幀的實際波特率,并將該波特率寫入數(shù)據(jù)收發(fā)模塊,使其按此波特率進行通信,完成波特率的自適應過程。本發(fā)明可以實現(xiàn)任意波特率的自適應;利用誤觸發(fā)檢測電路可有效的去除由于總線上的尖峰或毛刺引起的波特率檢測誤差。
文檔編號H04L25/02GK103036823SQ20121054612
公開日2013年4月10日 申請日期2012年12月14日 優(yōu)先權日2012年12月14日
發(fā)明者許霄龍, 李錫武, 何沖 申請人:中船重工(武漢)凌久電子有限責任公司
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