專利名稱：一種基于FPGA實(shí)現(xiàn)過(guò)采樣Golay序列的同步檢測(cè)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域的設(shè)備，特別涉及一種基于FPGA實(shí)現(xiàn)過(guò)采樣Golay序列的同步檢測(cè)的方法。
背景技術(shù)：
現(xiàn)代數(shù)字信號(hào)處理普遍應(yīng)用過(guò)采樣技術(shù)，過(guò)采樣是使用遠(yuǎn)大于奈奎斯特采樣頻率的頻率對(duì)輸入信號(hào)進(jìn)行采樣。過(guò)采樣是為了改變?cè)肼暤?分布，減少噪聲在有用信號(hào)的帶寬內(nèi)。過(guò)采樣能夠提高時(shí)域分辨力從而獲得更好的時(shí)域波形；能夠提高濾波器處理增益，當(dāng)在頻域上濾波，濾波器的設(shè)計(jì)變得更容易；能夠提高信噪比，匹配濾波時(shí)能更好的收集波形能量。Golay序列是由Golay首先發(fā)現(xiàn)的，它是具有許多有用特性的互補(bǔ)型二進(jìn)制碼序列。其最重要的特點(diǎn)之一是它的非周期自相關(guān)旁瓣值很小，Golay序列具有良好的非周期自相關(guān)特性。傳統(tǒng)的Golay序列檢測(cè)一般采用匹配濾波器或是專門的有效Golay相關(guān)器來(lái)實(shí)現(xiàn)檢測(cè)目的。Golay序列值由+1和_1組成，所以每節(jié)移位寄存器至少采用2bit來(lái)對(duì)輸入數(shù)據(jù)進(jìn)行存儲(chǔ)，格雷序列長(zhǎng)度為N，則檢測(cè)器的實(shí)現(xiàn)至少實(shí)用2N個(gè)移位寄存器和N個(gè)乘法器來(lái)存儲(chǔ)進(jìn)行滑動(dòng)相關(guān)，對(duì)于FPGA而言占用了相當(dāng)多的資源，而且大大降低了系統(tǒng)的運(yùn)算處理速度。

發(fā)明內(nèi)容
本發(fā)明的目的是，鑒于現(xiàn)在技術(shù)存在的問(wèn)題，提供一種基于FPGA實(shí)現(xiàn)過(guò)采樣Golay序列的同步檢測(cè)方法，該檢測(cè)系統(tǒng)方法快而且占用資源少，能夠提高同步速度，有效降低系統(tǒng)的同步虛警和漏警概率。本發(fā)明的目的是通過(guò)如下技術(shù)方案予以實(shí)現(xiàn)一種基于FPGA實(shí)現(xiàn)過(guò)采樣Golay序列的同步檢測(cè)方法，其特征在于，方法采用的硬件系統(tǒng)建立在FPGA基礎(chǔ)上，包括Golay序列檢測(cè)器模塊、參數(shù)讀取控制模塊、系統(tǒng)控制模塊、相關(guān)判決與鎖定模塊、延時(shí)模塊及序列提取1 塊；
其中，Golay序列檢測(cè)模塊，用于輸入的信號(hào)與本地信號(hào)做互相關(guān)算法，對(duì)應(yīng)系數(shù)相乘后累加，最后輸出相關(guān)峰值；參數(shù)讀取控制模塊，由于收發(fā)兩端協(xié)議約定的Golay序列的長(zhǎng)度和參數(shù)分別有幾組，所以接收端需要根據(jù)協(xié)議約定來(lái)配置Golay序列檢測(cè)系數(shù)的長(zhǎng)度和參數(shù)的具體值來(lái)配合序列檢測(cè)模塊；系統(tǒng)控制模塊，針對(duì)不同長(zhǎng)度的Golay，Golay序列檢測(cè)模塊的系統(tǒng)延時(shí)是不同的，針對(duì)協(xié)議約定來(lái)對(duì)其他模塊進(jìn)行相應(yīng)控制；相關(guān)判決與鎖定模塊，不同的長(zhǎng)度、參數(shù)的Golay序列的相關(guān)閾值都是不同的，本模塊存儲(chǔ)約定的序列長(zhǎng)度別為256位、512位和1024位的閾值，根據(jù)系統(tǒng)控制模塊提供的相關(guān)信息調(diào)整閾值大小，并根據(jù)Golay序列檢測(cè)模塊的輸出相關(guān)值與閾值進(jìn)行比較，最終判決是否檢測(cè)到了該序列，并將判決結(jié)果提供給序列提取模塊；
延時(shí)模塊，根據(jù)系統(tǒng)控制提供的信息，延時(shí)模塊對(duì)數(shù)據(jù)輸入進(jìn)行相應(yīng)的延遲，以方便相關(guān)鎖定模塊給出的鎖定信息能夠和相對(duì)應(yīng)的數(shù)據(jù)進(jìn)行對(duì)齊；序列提取模塊，通過(guò)相關(guān)判決與鎖定模塊提供的鎖定信息，該模塊對(duì)數(shù)據(jù)進(jìn)行同步的數(shù)據(jù)對(duì)齊，對(duì)每幀中數(shù)據(jù)信息的進(jìn)行指示和提取；數(shù)據(jù)輸入端將過(guò)采樣數(shù)據(jù)送入Golay序列檢測(cè)模塊，參數(shù)讀取控制模塊根據(jù)相應(yīng)配置，配置好本地參考序列的參數(shù)，同樣系統(tǒng)控制模塊配置相關(guān)判決鎖定模塊和延時(shí)模塊，數(shù)據(jù)通過(guò)序列檢測(cè)模塊將相關(guān)峰值送入判決鎖定模塊與閾值進(jìn)行比較，輸出比較結(jié)果到序列提取模塊進(jìn)行同步判決，同時(shí)數(shù)據(jù)通過(guò)延時(shí)模塊，與判決信息進(jìn)行數(shù)據(jù)對(duì)齊，進(jìn)行相應(yīng)的數(shù)據(jù)提取功能。本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn)
(I)采用Golay序列作為同步序列，該序列的自相關(guān)性能遠(yuǎn)遠(yuǎn)優(yōu)于其他序列，能夠減少假同步和假失步的可能性。(2)Golay序列檢測(cè)模塊采用特殊的同或算法，減少了 50%滑動(dòng)相關(guān)運(yùn)算占用的移位寄存器，減少了同步檢測(cè)的整體數(shù)據(jù)位寬，并且該運(yùn)算沒(méi)有實(shí)用任何乘法器，占用很少的資源，提高了系統(tǒng)的運(yùn)算速度。(3)采用了靈活的參數(shù)讀取控制模塊，實(shí)現(xiàn)了多種長(zhǎng)度和參數(shù)Golay序列相關(guān)運(yùn)算的復(fù)用，同樣減少了同步系統(tǒng)所占用的FPGA片內(nèi)資源。(4)該系統(tǒng)可以根據(jù)不同的過(guò)采樣率靈活的調(diào)整序列檢測(cè)運(yùn)算間隔，實(shí)現(xiàn)支持1-16倍過(guò)采樣的同步檢測(cè)。


圖1為本發(fā)明采用的系統(tǒng)框圖2為Golay序列檢測(cè)采用的實(shí)現(xiàn)原理框圖3為參數(shù)讀取控制實(shí)現(xiàn)狀態(tài)轉(zhuǎn)移圖4為延時(shí)模塊的實(shí)現(xiàn)框圖5為相關(guān)判決鎖定模塊的狀態(tài)轉(zhuǎn)移圖。
具體實(shí)施例方式下面結(jié)合實(shí)施例具體說(shuō)明本發(fā)明。如圖1至圖5所示,基于FPGA實(shí)現(xiàn)過(guò)采樣Golay序列的同步檢測(cè)方法,其特征在于，方法采用的硬件系統(tǒng)建立在FPGA基礎(chǔ)上，包括Golay序列檢測(cè)器模塊、參數(shù)讀取控制模塊、系統(tǒng)控制模塊、相關(guān)判決與鎖定模塊、延時(shí)模塊及序列提取模塊；
由圖1可以看出，數(shù)據(jù)輸入端將過(guò)采樣數(shù)據(jù)送入Golay序列檢測(cè)模塊，參數(shù)讀取控制模塊根據(jù)相應(yīng)配置，配置好本地參考序列的參數(shù)，同樣系統(tǒng)控制模塊配置相關(guān)判決鎖定模塊和延時(shí)模塊，數(shù)據(jù)通過(guò)序列檢測(cè)模塊將相關(guān)峰值送入判決鎖定模塊與閾值進(jìn)行比較，輸出比較結(jié)果到序列提取模塊進(jìn)行同步判決，同時(shí)數(shù)據(jù)通過(guò)延時(shí)模塊，與判決信息進(jìn)行數(shù)據(jù)對(duì)齊，進(jìn)行相應(yīng)的數(shù)據(jù)提取功能。本發(fā)明中的Golay序列檢測(cè)模塊如的實(shí)現(xiàn)原理框圖如圖2所示，由于Golay序列是由+1和-1的序列構(gòu)成，滑動(dòng)相關(guān)器需要保存序列長(zhǎng)度*序列位寬個(gè)移位寄存器，相關(guān)運(yùn)算采用的乘加運(yùn)算方式；而本設(shè)計(jì)將+1和-1本需要兩比特表示的碼字轉(zhuǎn)換為1、0碼字，這樣滑動(dòng)相關(guān)器則只需要序列長(zhǎng)度個(gè)移位寄存器，節(jié)約了一半的寄存器數(shù)量；在下一級(jí)本應(yīng)該相乘的算法時(shí)，本設(shè)計(jì)采用同或的邏輯算法替代乘法運(yùn)算，實(shí)現(xiàn)帶有抽頭的寄存器數(shù)據(jù)與本地系數(shù)Coef的相關(guān)運(yùn)算，將同或后的1、0再次恢復(fù)成+1和-1，后面則進(jìn)行累加運(yùn)算，經(jīng)過(guò)N/4級(jí)的延遲累加運(yùn)算，最終輸出相關(guān)峰值給相關(guān)判決與鎖定模塊。這樣的實(shí)現(xiàn)方案節(jié)約了一半以上的移位寄存器，而且沒(méi)有使用乘法器，減少了 FPGA實(shí)現(xiàn)所占用的資源數(shù)量。Golay序列檢測(cè)模塊支持1_16倍的過(guò)采樣，如圖2看出每隔過(guò)采樣為N倍的移位寄存器采與本地序列進(jìn)行一次相應(yīng)的數(shù)據(jù)處理，這樣節(jié)約了大量的片內(nèi)資源，而且控制靈
活。
參數(shù)讀取控制模塊的狀態(tài)轉(zhuǎn)移圖如圖3所示，首先等待系統(tǒng)的控制命令，當(dāng)輸入相應(yīng)的控制信息后，解析相應(yīng)的指令內(nèi)容并進(jìn)行判斷，當(dāng)系統(tǒng)的命令為不刷新本地參考系數(shù)時(shí)，則對(duì)序列檢測(cè)模塊發(fā)出保持的控制信息，使得序列檢測(cè)模塊保持原有本地序列系數(shù)coef,同時(shí)回到等待系統(tǒng)控制命令的狀態(tài)；當(dāng)解析的命令為刷新本地參數(shù)coef時(shí)，同時(shí)解析相應(yīng)的命令參數(shù)來(lái)進(jìn)行查表(ROM中提前存儲(chǔ)了不同參數(shù)配置參數(shù)coef的數(shù)值)，并將查表后得到的coef參數(shù)配置給序列檢測(cè)模塊，在配置的同時(shí)同樣等待系統(tǒng)控制的狀態(tài)。延時(shí)模塊的實(shí)現(xiàn)框圖如圖4所示，實(shí)線框圖以移位寄存器D作為延遲的最小單元，系統(tǒng)根據(jù)配置的本地參數(shù)coef的個(gè)數(shù)進(jìn)行相應(yīng)的延時(shí)時(shí)間控制，數(shù)據(jù)輸入是與送入序列檢測(cè)模塊相同的數(shù)據(jù)，根據(jù)系統(tǒng)控制模塊輸出的控制信息使用多路選擇器選出對(duì)應(yīng)延時(shí)的輸出作為延遲模塊的輸出。相關(guān)鎖定模塊的狀態(tài)轉(zhuǎn)移圖如圖5所示，系統(tǒng)控制模塊配置本模塊，本模塊根據(jù)相應(yīng)配置得到相關(guān)的閾值，通過(guò)對(duì)比前級(jí)Golay序列檢測(cè)模塊給出的相關(guān)峰值和閾值，當(dāng)相關(guān)峰值大于閾值則認(rèn)為檢測(cè)到Golay序列，否則繼續(xù)檢測(cè)，當(dāng)檢測(cè)時(shí)間超過(guò)一物理幀的時(shí)間時(shí)，則通知系統(tǒng)控制模塊重新調(diào)度進(jìn)行配置。以上為本發(fā)明的具體實(shí)施方式
。由以上可知，本發(fā)明兼具高效檢測(cè)和低資源消耗等特點(diǎn)。
權(quán)利要求
1.一種基于FPGA實(shí)現(xiàn)過(guò)采樣Golay序列的同步檢測(cè)方法，其特征在于，方法采用的硬件系統(tǒng)建立在FPGA基礎(chǔ)上，包括Golay序列檢測(cè)器模塊、參數(shù)讀取控制模塊、系統(tǒng)控制模塊、相關(guān)判決與鎖定模塊、延時(shí)模塊及序列提取模塊；其中，Golay序列檢測(cè)模塊，用于輸入的信號(hào)與本地信號(hào)做互相關(guān)算法，對(duì)應(yīng)系數(shù)相乘后累加，最后輸出相關(guān)峰值；參數(shù)讀取控制模塊，由于收發(fā)兩端協(xié)議約定的Golay序列的長(zhǎng)度和參數(shù)分別有幾組，所以接收端需要根據(jù)協(xié)議約定來(lái)配置Golay序列檢測(cè)系數(shù)的長(zhǎng)度和參數(shù)的具體值來(lái)配合序列檢測(cè)模塊；系統(tǒng)控制模塊，針對(duì)不同長(zhǎng)度的Golay，Golay序列檢測(cè)模塊的系統(tǒng)延時(shí)是不同的，針對(duì)協(xié)議約定來(lái)對(duì)其他模塊進(jìn)行相應(yīng)控制；相關(guān)判決與鎖定模塊，不同的長(zhǎng)度、參數(shù)的Golay序列的相關(guān)閾值都是不同的，本模塊存儲(chǔ)約定的序列長(zhǎng)度別為256位、512位和1024位的閾值，根據(jù)系統(tǒng)控制模塊提供的相關(guān)信息調(diào)整閾值大小，并根據(jù)Golay序列檢測(cè)模塊的輸出相關(guān)值與閾值進(jìn)行比較，最終判決是否檢測(cè)到了該序列， 并將判決結(jié)果提供給序列提取模塊；延時(shí)模塊，根據(jù)系統(tǒng)控制提供的信息，延時(shí)模塊對(duì)數(shù)據(jù)輸入進(jìn)行相應(yīng)的延遲，以方便相關(guān)鎖定模塊給出的鎖定信息能夠和相對(duì)應(yīng)的數(shù)據(jù)進(jìn)行對(duì)齊；序列提取模塊，通過(guò)相關(guān)判決與鎖定模塊提供的鎖定信息，該模塊對(duì)數(shù)據(jù)進(jìn)行同步的數(shù)據(jù)對(duì)齊，對(duì)每幀中數(shù)據(jù)信息的進(jìn)行指示和提?。粩?shù)據(jù)輸入端將過(guò)采樣數(shù)據(jù)送入Golay序列檢測(cè)模塊，參數(shù)讀取控制模塊根據(jù)相應(yīng)配置，配置好本地參考序列的參數(shù)，同樣系統(tǒng)控制模塊配置相關(guān)判決鎖定模塊和延時(shí)模塊，數(shù)據(jù)通過(guò)序列檢測(cè)模塊將相關(guān)峰值送入判決鎖定模塊與閾值進(jìn)行比較，輸出比較結(jié)果到序列提取模塊進(jìn)行同步判決，同時(shí)數(shù)據(jù)通過(guò)延時(shí)模塊，與判決信息進(jìn)行數(shù)據(jù)對(duì)齊，進(jìn)行相應(yīng)的數(shù)據(jù)提取功能。
全文摘要
本發(fā)明涉及基于FPGA實(shí)現(xiàn)過(guò)采樣Golay序列的同步檢測(cè)的方法，硬件系統(tǒng)建立在FPGA基礎(chǔ)上，包括Golay序列檢測(cè)器模塊、參數(shù)讀取控制模塊、系統(tǒng)控制模塊、相關(guān)判決與鎖定模塊、延時(shí)模塊及序列提取模塊；采用Golay序列作為同步序列，能夠減少假同步和假失步的可能性，檢測(cè)模塊采用特殊的同或算法，減少了50%滑動(dòng)相關(guān)運(yùn)算占用的移位寄存器，參數(shù)讀取控制模塊，實(shí)現(xiàn)了多種長(zhǎng)度和參數(shù)Golay序列相關(guān)運(yùn)算的復(fù)用，同樣減少了同步系統(tǒng)所占用的FPGA片內(nèi)資源，系統(tǒng)可以根據(jù)不同的過(guò)采樣率靈活的調(diào)整序列檢測(cè)運(yùn)算間隔，實(shí)現(xiàn)支持1-16倍過(guò)采樣的同步檢測(cè)。
文檔編號(hào)H04B1/7095GK103023529SQ20121051562
公開(kāi)日2013年4月3日 申請(qǐng)日期2012年12月5日 優(yōu)先權(quán)日2012年12月5日
發(fā)明者張鵬泉, 馬彪, 李柬, 曹曉冬, 褚孝鵬, 范玉進(jìn), 李羚梅, 張波, 郝帥龍 申請(qǐng)人:天津光電通信技術(shù)有限公司