專利名稱：串接式基帶處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及蜂窩式基站，并且更具體地，涉及串接式(cascading)基帶處理器。
背景技術(shù)：
存在大量的蜂窩式基站，它們使用相同的無線接入技術(shù)(RAT)，諸如3G、時分同步的碼分多址接入(TD-SCDMA)、高速分組接入(HSPA)、雙載波HSPA (DC-HSPA)、LTE等。這些基站可以具有不同的容量，以容納不同數(shù)量的并發(fā)用戶、不同的帶寬(BW)、不同數(shù)量的發(fā)射(TX)天線、不同數(shù)量的接收(RX)天線等。隨著蜂窩式技術(shù)變得更普遍，蜂窩操作者規(guī)劃并部署具有較寬的基站范圍的網(wǎng)絡(luò)，這些基站具有不同的大小和容量。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一實施方式，提供了一種通信系統(tǒng)，該通信系統(tǒng)包括:第一從屬處理器，包括:第一數(shù)據(jù)端口，用于與主處理器交換數(shù)據(jù)；第一時鐘輸入端，用于接收來自主處理器的主時鐘信號；第一同步輸入端，用于接收來自主處理器的同步信號；第一可配置延時器，用于使第一從屬處理器時鐘與主處理器同步，第一從屬處理器時鐘響應(yīng)于主時鐘信號和同步信號被同步；第一移頻器，用于設(shè)定第一從屬處理器頻率；第一射頻接收器，用于接收來自主處理器的射頻數(shù)據(jù)；第一組合器，用于組合第一從屬處理器的射頻數(shù)據(jù)和來自主處理器的射頻數(shù)據(jù)，以生成組合的射頻數(shù)據(jù)；以及第一射頻發(fā)射器，在第一從屬處理器頻率下操作，第一射頻發(fā)射器用于發(fā)射組合的射頻數(shù)據(jù)。此外，根據(jù)該實施方式，該通信系統(tǒng)還包括:主處理器，主處理器包含:第一主數(shù)據(jù)端口，用于與第一從屬處理器交換數(shù)據(jù)；主時鐘輸入端，用于接收來自外部時鐘源的時鐘信號；主時鐘輸出端，用于傳輸主時鐘信號；主同步輸出端，用于傳輸同步信號；主移頻器，用于設(shè)定主處理器頻率； 主射頻發(fā)射器，在主處理器頻率下操作，主射頻發(fā)射器用于發(fā)射來自主處理器的射頻數(shù)據(jù)。此外，根據(jù)該實施方式，第一從屬處理器頻率與主處理器頻率相同。此外，根據(jù)該實施方式，該系統(tǒng)還包括:第二從屬處理器，第二從屬處理器包含:第二數(shù)據(jù)端口，用于與主處理器交換數(shù)據(jù)；第二時鐘輸入端，用于接收主時鐘信號；第二同步輸入端，用于傳輸同步信號；第二可配置延時器，用于使第二從屬處理器時鐘與主處理器同步，第二從屬處理器時鐘響應(yīng)于主時鐘信號和同步信號被同步；第二移頻器，用于設(shè)定第二從屬處理器頻率，第二從屬處理器頻率與主處理器頻率相同；第二射頻接收器，用于接收組合的射頻數(shù)據(jù)；第二組合器，用于組合第二從屬處理器的射頻數(shù)據(jù)和組合的射頻數(shù)據(jù)，以生成進(jìn)一步組合的射頻數(shù)據(jù)；以及第二射頻發(fā)射器，在第二從屬處理器頻率下操作，第二射頻發(fā)射器用于發(fā)射進(jìn)一步組合的射頻數(shù)據(jù)；以及在主處理器上的第二主數(shù)據(jù)端口，第二主數(shù)據(jù)端口與第二從屬處理器交換數(shù)據(jù)。此外，根據(jù)該實施方式，主處理器頻率與第一從屬處理器頻率不同。
此外，根據(jù)該實施方式，第一從屬處理器進(jìn)一步包括用于發(fā)射第一從屬處理器射頻數(shù)據(jù)的第二射頻發(fā)射器；以及主處理器進(jìn)一步包括:主射頻接收器，用于接收第一從屬處理器射頻數(shù)據(jù)；主組合器，用于組合主處理器的射頻數(shù)據(jù)和第一從屬處理器射頻數(shù)據(jù)，以生成主組合的射頻數(shù)據(jù)；以及第二主射頻發(fā)射器，在主處理器頻率下操作，第二主射頻發(fā)射器用于發(fā)射主組合的射頻數(shù)據(jù)。此外，根據(jù)該實施方式，第一從屬處理器進(jìn)一步包括:第二射頻接收器，用于接收來自主處理器的射頻數(shù)據(jù)；第二組合器，用于組合第一從屬處理器的射頻數(shù)據(jù)和來自主處理器的射頻數(shù)據(jù)，以生成第二組合的射頻數(shù)據(jù)；以及第二射頻發(fā)射器，用于發(fā)射第二組合的射頻數(shù)據(jù)。此外，根據(jù)該實施方式，主處理器進(jìn)一步包括:主射頻發(fā)射器，用于將來自主處理器的射頻數(shù)據(jù)射頻數(shù)據(jù)發(fā)射至第一從屬處理器的第二射頻接收器。根據(jù)本發(fā)明的另一實施方式，還提供了一種方法，包括以下步驟:使第二處理器的時鐘與第一處理器的時鐘同步；將第二處理器的頻率變?yōu)榈谝惶幚砥鞯念l率；組合來自第一處理器的數(shù)據(jù)和來自第二處理器的數(shù)據(jù)；以及發(fā)射組合的數(shù)據(jù)。此外，該方法還包括以下步驟:使第三處理器的時鐘與第一處理器的時鐘同步；將第三處理器的頻率變?yōu)榈谝惶幚砥鞯念l率；進(jìn)一步組合來自第三處理器的數(shù)據(jù)和組合的數(shù)據(jù)；以及發(fā)射進(jìn)一步組合的數(shù)據(jù)。此外，根據(jù)該另一實施方式，在第二處理器中組合來自第一處理器的數(shù)據(jù)和來自第二處理器的數(shù)據(jù)。根據(jù)本發(fā)明的又一實施方式，還提供了一種系統(tǒng)，包括:第一處理器，用于在預(yù)定頻帶下操作，第一處理器包括用于接收外部時鐘信號的第一時鐘輸入端，第一處理器進(jìn)一步響應(yīng)于接收到外部時鐘信號以一時鐘速度進(jìn)行操作，第一處理器包括用于發(fā)射第一數(shù)據(jù)組的第一發(fā)射器，第一處理器進(jìn)一步包括用于輸出時鐘信號的第一時鐘輸出端，第一處理器進(jìn)一步包括用于輸出同步信號的第一同步輸出端；以及第二處理器，用于在預(yù)定頻帶下操作，第二處理器包括用于接收來自第一時鐘輸出端的時鐘信號的第二時鐘輸入端，第二處理器進(jìn)一步包括用于接收來自第一同步輸出端的同步信號的第二處理器同步輸入端，第二處理器響應(yīng)于接收到時鐘信號和同步信號以時鐘速度進(jìn)一步同步地操作，第二處理器包括用于接收第一數(shù)據(jù)組的第二處理器接收器，第二處理器進(jìn)一步包括用于組合第二數(shù)據(jù)組和第一數(shù)據(jù)組以生成組合的數(shù)據(jù)組的第二處理器組合器。此外，根據(jù)該又一實施方式，第二處理器進(jìn)一步包括用于補償?shù)谝惶幚砥鞯膫鞑パ訒r的第二處理器可配置延時器。此外，根據(jù)該又一實施方式，該系統(tǒng)還包括:在第二處理器上的第二發(fā)射器，第二發(fā)射器用于發(fā)射組合的數(shù)據(jù)組；以及第三處理器，用于在預(yù)定頻帶下操作，第三處理器包括用于接收時鐘信號的第三時鐘輸入端，第三處理器進(jìn)一步包括用于接收同步信號的第三處理器同步輸入端，第三處理器響應(yīng)于接收到時鐘信號和同步信號以預(yù)定時鐘速度進(jìn)一步同步地操作，第三處理器包括用于接收組合的數(shù)據(jù)組的第三處理器接收器，第三處理器進(jìn)一步包括第三處理器組合器，用于組合第三數(shù)據(jù)組和組合的數(shù)據(jù)組，以生成進(jìn)一步組合的數(shù)據(jù)組。此外，根據(jù)該又一實 施方式，該系統(tǒng)還包括第三處理器上的第三發(fā)射器，第三發(fā)射器用于發(fā)射進(jìn)一步的組合數(shù)據(jù)組。此外，根據(jù)該又一實施方式，第三處理器進(jìn)一步包括用于補償?shù)诙幚砥鞯膫鞑パ訒r的第三處理器可配置延時器，第三處理器可配置延時器進(jìn)一步補償?shù)谝惶幚砥鞯膫鞑パ訒r。


參考附圖可更好地理解本發(fā)明的多個方面。附圖中的組件無需按比例繪制，而強調(diào)的重點在于清楚地說明本發(fā)明的原理。此外，在附圖中，相同的參考標(biāo)號表示所有幾個圖中的相應(yīng)部件。圖1是示出了包括傳輸調(diào)制解調(diào)器塊(transmit modem block)的基帶處理器的一個實施方式的不圖。圖2是示出了圖1的傳輸調(diào)制解調(diào)器塊的一個實施方式的示圖。圖3是示出了圖1的三個處理器串接在一起的系統(tǒng)的一個實施方式的示圖。圖4是示出了圖1的兩個處理器串接在一起的系統(tǒng)的一個實施方式的示圖。圖5是示出了使用圖1的一個處理器的系統(tǒng)的一個實施方式的示圖。圖6是示出了圖1的兩個處理器串接在一起的系統(tǒng)的另一實施方式的示圖。圖7是示出了包括不同傳輸調(diào)制解調(diào)器塊的基帶處理器的另一實施方式的示圖。圖8是示出了圖7的傳輸調(diào)制解調(diào)器塊的一個實施方式的示圖。圖9是示出 了圖7的兩個處理器串接在一起的系統(tǒng)的一個實施方式的示圖。
具體實施例方式使用相同的無線接入技術(shù)(RAT (例如，3G、TD-SCDMA、HSPA、DC-HSPA、LTE等)的蜂窩式基站可具有不同的容量，以容納不同數(shù)量的并發(fā)用戶、不同的帶寬(BW)、不同數(shù)量的發(fā)射(TX)和/或接收(RX)天線等。如此，針對每個可能的配置設(shè)計不同的系統(tǒng)是繁雜且耗費成本的任務(wù)。在此處說明的系統(tǒng)和方法中，處理器被串接在一起以提供不同的配置。這些不同的配置導(dǎo)致基站的容量更高、一個頻帶上的并發(fā)用戶的數(shù)量增加、和/或若干載波聚集，同時仍僅適用一個射頻(RF)芯片組。這些實施方式的一些將產(chǎn)生了某些RAT (諸如DC-HSPA、Rel-9HSPA、HSPA++, LTE-Advanced)的有利特性。簡要地說，處理器在時間和頻率上是一致的，并且每個處理器均具有與其他處理器進(jìn)行數(shù)據(jù)交換的數(shù)據(jù)端口。數(shù)據(jù)對齊(data alignment)和交換可使得處理器以聚集的方式用作單個單元。蜂窩式基帶處理器可串接的能力使得能容納不同系統(tǒng)配置的可升級體系結(jié)構(gòu)。鑒于此，現(xiàn)將詳細(xì)說明如附圖中示出的實施方式。盡管結(jié)合了這些

了若干實施方式，但其旨不在將本發(fā)明限于本文的一個實施方式或一些實施方式。相反地，其意圖涵蓋了所有替換、修改、和等價物。圖1是示出了包括傳輸調(diào)制解調(diào)器塊10的處理器105的一個實施方式的示圖。在優(yōu)選實施方式中，該處理器105為Broadcom Celivero (或BCM61680)芯片。如圖1所示，處理器105包括三個射頻(RF)接收器(RX)(其可以是模擬或數(shù)字IQ)120、130、140 以及兩個發(fā)射器(TX) 125、135。RF RXl 120、RF RX2 130、和 RF RX3 140 為RF數(shù)據(jù)接收提供空中接口。相似地，RF TXl 125和RF TX2為RF數(shù)據(jù)傳輸提供空中接口。關(guān)于某些實施方式，處理器105還包括同步(SYNC)輸入端(IN) 150、SYNC輸出端(0UT)155、時鐘(CLK)IN160、CLK 0UT165。該 CYNC IN150 被配置為接收一個 SYNC 信號(或若干信號)，其允許處理器105將其內(nèi)部時鐘與SYNC信號的源同步，并且SYNC OUT155被配置為傳輸SYNC信號至其他處理器。相似地，CLK IN160被配置為從外部源或從其他處理器105接收CLK信號，從而允許處理器105根據(jù)CLK信號設(shè)定其內(nèi)部時鐘。該CLK 0UT165被配置為傳輸CLK信號至其他處理器105,使得其他處理器可使它們各自的時鐘與CLK信號同步或一致。在圖1的實施方式中，處理器105還包括三個數(shù)據(jù)端口 170、180、190，其被示出為介質(zhì)無關(guān)端口(MII)端口。這些Mill 170、MII2 180、以及MII3 190優(yōu)選地被實現(xiàn)為千兆介質(zhì)訪問控制(GMAC )端口。圖1的處理器105還包括參考圖2更詳細(xì)地示出的傳輸調(diào)制解調(diào)器塊110。具體地，圖2是示出了具有為調(diào)制解調(diào)器數(shù)據(jù)生成PN碼的兩個偽隨機噪聲(PN)模塊(PWl 250和P匪2 260)的一個實施方式。如圖2的實施方式所示，傳輸調(diào)制解調(diào)器塊110包括先進(jìn)先出(FIFO)寄存器陣列202,其輸出至一組撐板(a bank of spreader) 206。在圖2的實施方式中，存在88個撐板，包括兩個主要公共導(dǎo)頻指示通道(P-CPICH)、兩個次級CPICH (S-CPICH)、兩個主要公共控制物理通道(P-CCPC)、兩個次級CCPC (S-CCPC)、兩個同步通道(P-SCH)、兩個次級SCH (S-SCH)、32個專用物理通道(DPCH)、兩個捕獲指示通道(AICH)、兩個尋呼指示通道(PICH)、六個共享控制通道(SCCH)、三十個高速下行分組接入(HSDPA)、兩個絕對授權(quán)通道(AGCH)、以及兩個相對授權(quán)通道(RGCH)。

撐板206提供輸入至兩個組合器選擇器(第一組合器選擇器216和第二組合器選擇器266)，它們每個均具有對應(yīng)于88個撐板206的88個輸入端和88個輸出端。撐板206還提供輸入至HSDPA多輸入多輸出(MMO)組合器210，其又提供輸入至第一組合器選擇器216以及第二組合器選擇器266。第一組合器選擇器216的輸出端操作地耦接至提供輸入至第一成形濾波器224的第一通道組合器天線220的輸入端。來自第一成形濾波器224的數(shù)據(jù)被提供給第一可配置延時器228 (也被公知為可編程延時)。該第一可配置延時器228可使傳輸調(diào)制解調(diào)器時鐘110補償延遲，該延遲由于通過其他處理器的數(shù)據(jù)傳播或時鐘分布誤差而顯示其自身。該第一可配置延時器228可允許處理器105使其時基與其他處理器的時基同步。該第一可配置延時器228操作地稱接至第一移頻器(first frequency shifter)232，其允許傳輸調(diào)制解調(diào)器塊110設(shè)定工作頻率。關(guān)于某些實施方式，第一移頻器232允許處理器105從一個工作頻率移至另一個工作頻率。第一可配置延時器228和第一移頻器232以組合的形式提供一個機制，通過該機制，處理器105可使其時基和其頻帶與其他處理器的時基和頻帶同步。來自第一移頻器232的數(shù)據(jù)234傳播至組合器238和多路復(fù)用器(MUX) 246。組合器238操作地耦接至RF RXl 120，從而允許傳輸調(diào)制解調(diào)器塊110在RF RXl 120組處合其自身數(shù)據(jù)236和引入的RF數(shù)據(jù)，以生成組合數(shù)據(jù)240。然后，組合數(shù)據(jù)240被輸入至正交相模塊(quadrature phase module)242,并隨后被提供給多路傳輸正交相調(diào)制的組合數(shù)據(jù)244和頻移數(shù)據(jù)234的MUX246。多路傳輸?shù)臄?shù)據(jù)然后通過RF TXl 125發(fā)射。第一組合器選擇器216和RF TXl 125之間的路徑在這里被稱為第一數(shù)據(jù)傳輸路徑。第二數(shù)據(jù)傳輸路徑包括第二組合器選擇器266。來自第二組合器選擇器266的數(shù)據(jù)被輸入至隨后提供輸入272至第二成形濾波器274的第二通道組合器天線270。與第一數(shù)據(jù)傳輸路徑相似，第二數(shù)據(jù)傳輸路徑包括第二可配置延時器278，其操作地耦接至第二移頻器282。該第二可配置延時器278再一次允許處理器105使其時基與其他處理器的時基同步，而第二移頻器282允許傳輸調(diào)制解調(diào)器塊110設(shè)定其工作頻率并且，如必要，從一個工作頻率移至另一工作頻率。第二可配置延時器278和第二移頻器282以組合的形式提供一種機制，通過該機制，處理器105可使其時基和其頻帶與其他處理器的時基和頻帶同步。來自第二移頻器282的數(shù)據(jù)然后通過RF TX2 135被發(fā)射。移頻器232、282可進(jìn)一步實現(xiàn)多帶和/或多載波頻率梳理。如圖2的傳輸調(diào)制解調(diào)器塊中所示的，可配置延時器228、278、移頻器232、282、以及組合器238可允許處理器105精確地聚集其自身的調(diào)制解調(diào)器數(shù)據(jù)和來自其他處理器的弓I入數(shù)據(jù)，并且與其他處理器同步操作。圖3是示出了圖1的三個處理器105a、105b、105c串接在一起的系統(tǒng)的一個實施方式。如圖1所示，一個控制器105a用作主處理器105a，而其他兩個處理器105b、105c用作第一從屬處理器105b和第二從屬處理器105c。
·
主處理器105a的CLK IN 160a操作地耦接至外部CLK源，該外部CLK源被示出為圖3的具體實施方式
中的溫度控制晶體振蕩器(TCXO) 305。該TCX0305優(yōu)選在19.2兆赫(MHz)或26MHz工作，并提供時鐘信號至主處理器105a。主處理器105a的Mill 170a操作地耦接至網(wǎng)絡(luò)(圖3中示出為因特網(wǎng)325)，從而允許回程數(shù)據(jù)(backhaul data )傳通過MI11170ao主處理器105a的SYNC OUT 155a操作地耦接至第一從屬處理器105b的SYNC IN150b和第二從屬處理器105c的SYNC IN 150c。此外，主處理器105a的CLK OUT 165a操作地耦接至第一從屬處理器105b的CLK IN 160b和第二從屬處理器105c的CLK IN 160c。來自主處理器105a的SNYC OUT 155a和CLK OUT 165a允許從屬處理器105b、105c使它們各自的時基與主處理器105a的時基同步。這可使得所有三個處理器105a、105b、105c在所有標(biāo)準(zhǔn)上(例如，芯片相、槽、幀、超高幀等)同步工作，從而用作單個單元。返回參考圖2，每個處理器105&、10513、105(3包括可配置延時器228、278(圖2)，這可允許傳輸調(diào)制調(diào)解器塊110使其各自的處理器的時基同步?？紤]到圖3中示出了三個處理器105a、105b、105c，將以零延時編程主處理器105a，以N延時編程第一從屬處理器105b(這將適用于補償通過主處理器105a的所有傳播延時)，并且以2N的延時編程第二從屬處理器105c (這將適用于補償通過主處理器105a和第一從屬處理器105b的所有傳播延時)。主處理器105a的MII2 180a操作地耦接至第一從屬處理器105b的Mill 170b，這將允許主處理器105a通過數(shù)據(jù)端口 180a、170b與第一從屬處理器105b進(jìn)行數(shù)據(jù)交換。相似地，主處理器105a的MII3 190a操作地耦接至第二從屬處理器105c的Mill 170c，從而允許主處理器105a與第二從屬處理器105c進(jìn)行數(shù)據(jù)交換。
RF RX2 130a操作地耦接至第一 RF集成電路(IC)路徑(RF ICPATH1) 385，而RFRX3 140a操作地耦接至第二 RF IC路徑(RF ICPATH1) 395，該雙RX天線結(jié)構(gòu)實現(xiàn)了 RX的
多樣性。主處理器105a的RF TXl 125a操作地耦接至第一從屬處理器105b的RF RXl120b，從而主處理器105a可提供其RF數(shù)據(jù)至第一從屬處理器105b。返回參考圖2，RF RXl 120b通過組合器238 (圖2)操作地耦接至RF TXl 120b，從而允許第一從屬處理器105b組合其自身調(diào)制解調(diào)器數(shù)據(jù)和來自主處理器105a的引入的RF數(shù)據(jù)。如此，傳輸調(diào)制解調(diào)器塊110處理RAT物理層I的各方面，而處理器子系統(tǒng)(諸如，例如，MIPS74K處理器核心)處理協(xié)議棧(諸如，例如，上面的RAT軟件層)的各方面。與主處理器105a相似，第一從屬處理器105b的RF RX2 130b操作地耦接至第一RF集成電路(IC)路徑385，而第一從屬處理器105b的RF RX3 140b操作地耦接至第二 RFIC路徑395。第一從屬處理器105b的RF TXl 125b操作地耦接至第二從屬處理器105c的RFRXl 120c。與第一從屬處理器105b相似,第二從屬處理器105c的組合器238 (圖2)允許第二從屬處理器105c組合其自身調(diào)制解調(diào)器數(shù)據(jù)和來自第一從屬處理器105b的引入RF數(shù)據(jù)?？紤]到第一從屬處理器105b已經(jīng)聚集其自身調(diào)制解調(diào)器數(shù)據(jù)和來自主處理器105a的調(diào)制解調(diào)器數(shù)據(jù)，在第二從屬處理器105c中聚集的數(shù)據(jù)包括來自主處理器105a、第一從屬處理器105b、第二從屬處理器105c的所有數(shù)據(jù)。再者，第二從屬處理器105c的傳輸調(diào)制解調(diào)器塊110處理RAT物理層I的各方面，而處理器子系統(tǒng)處理協(xié)議棧的各方面。第二從屬處理器105c的RF TXl 125c操作地耦接至第一 RF IC路徑385，而第二從屬處理器105c的RF TX2 135c操作地耦接至第二 RF IC路徑395。并且，與主處理器105a和第一從屬處理器105b相似，第二從屬處理器105c的RF RX2 130c操作地耦接至第一 RF集成電路(IC)路徑385，而第·二從屬處理器105c的RF RX4 140c操作地耦接至第二 RF IC路徑395。在每個處理器105均支持32個3G/HSPA++用戶的情況下，三個處理器105a、105b、105c的串接體系結(jié)構(gòu)(如圖3的實施方式中示出)可允許基站使用兩條TX天線和RX天線，而只使用一個RF芯片組，來支持使用96個3G/HSPA++用戶。簡言之，第一從屬處理器105b和第二從屬處理器105c僅作為調(diào)制解調(diào)器，而不執(zhí)行上層RAT協(xié)議棧功能。替代地，主處理器105c為所有96個用戶處理協(xié)議棧(上RAT層)。如本領(lǐng)域技術(shù)人員可理解，通過使處理器105a、105b、105c的內(nèi)部時鐘和所有處理器105a、105b、105c的工作頻率同步，可創(chuàng)建無縫串接體系結(jié)構(gòu)，從而增加潛在的并發(fā)用戶總數(shù)。圖4是示出了圖1的兩個處理器105d、105e串接在一起的系統(tǒng)的一個實施方式。具體地，圖4的實施方式示出了使用單個RF芯片組在單根天線上的雙載波操作。如圖4所示，第一處理器105d從TCX0305接收其CLK IN 106山并執(zhí)行通過其肌11170d將回程數(shù)據(jù)傳播至網(wǎng)絡(luò)(例如，互聯(lián)網(wǎng)325)。第一處理器105d的MII2 180d操作地耦接至第二處理器105e的Mill 170e，從而允許第一處理器105d和第二處理器105e之間的數(shù)據(jù)交換。第一處理器105e的SYNC OUT 155d操作地耦接至第二處理器的SYNC IN 150e，并且第一處理器105d的CLK OUT 165d操作地耦接至第二處理器105e的CLK IN 160e，從而允許兩個處理器105d、105e使其各自的CLK相互同步。關(guān)于該具體實施方式
，第一處理器105d的移頻器232、282 (圖2)用于帶移動(band-shifting)，而第二處理器105e的移頻器232,282 (圖2)用于使兩個帶集中至RF。至此，第一處理器105d具有處理32個專用通道(DCH)用戶和15個HSDPA的能力，并且第二處理器105e相似地具有處理32個DCH用戶和15個HSDPA的能力，組合的處理器105d、105e現(xiàn)在可僅使用一個RF芯片組在一根天線上充分支持64個用戶。圖5是示出了使用圖1的一個處理器105f的系統(tǒng)的一個實施方式的示圖。在圖5的實施方式中，與RF TX2 135f相關(guān)的第二移頻器282 (圖2)用于轉(zhuǎn)換RF TX2 135f，從而產(chǎn)生雙載波效果。因此，RF TXl 125f和RF TX2 135f的組合允許處理器105f在單個RF接口(IF)和RF IC515上服務(wù)雙載波基站。針對該實施方式，CLK IN 160f再一次從TCX0305接收時鐘信號，并且Mill 170f用作回程數(shù)據(jù)傳播的數(shù)據(jù)端口。與圖3和圖4的實施方式不同，圖5的實施方式示出了操作地耦接至RF RXl 120f的頻率移動的RF TX2 135f。考慮到RF RXl 120f可通過組合器238與RF TXl 125f組合(圖2)，由此導(dǎo)致的RF TXl 125f現(xiàn)在為雙載波RF信號。這些雙載波RF信號可用于雙載波3G操作或雙載波時域空間碼分多址接入(TD-SCDMA)操作。圖6是示出了圖1的兩個處理器105g、105h串接在一起的系統(tǒng)的另一實施方式的示圖。與圖4的兩個處理器配置不同，圖6的兩個處理器實施方式示出了兩個處理器105g、105h交叉串接(或交 叉耦接)。在圖6的實施方式中，第一處理器105g的Mill 170g操作地耦接至網(wǎng)絡(luò)(例如，互聯(lián)網(wǎng)325)，以處理回程數(shù)據(jù)傳播。并且，第一處理器105g從TCX0305接收CLK IN160g，并且提供SYNC OUT 155g和CLK 0UT165，從而控制串接體系結(jié)構(gòu)的同步。第一處理器105g的MII2 180g操作地耦接至第二處理器105h的MII1170h，從而允許處理器105g、105h通過它們各自的數(shù)據(jù)端口 180g、170h交換數(shù)據(jù)。在圖6的交叉串接實施方式中，第一處理器105g的RF TX2 135g操作地耦接至第二處理器105h的RF RXl 120h。相反地，第二處理器的RFTX2 135h操作地耦接至第一處理器105h的RF TXl 120g。返回參考圖2，RF TXl 125g允許數(shù)據(jù)通過第一處理器105g中的RF RXl 120g組合，并且RF TXl 125h允許數(shù)據(jù)通過第二處理器105h中RF RXl 120h組合。從而，通過兩個處理器105g、105h的交叉串接，當(dāng)RF TXl 125g通過一個雙載波RF(圖6中被表示為雙載波RF2 695)傳輸而RF TXl 125h通過另一個雙載波RF (圖6中分配為雙載波RFl 685)傳輸時，圖6的體系結(jié)構(gòu)能通過MMO實現(xiàn)完全載波操作。作為具體實例，如果第一處理器105g的RF TX2 135g移動+5MHz (這是3G載波的帶寬)并且第二處理器105h的RF TX2 135h移動-5MHz，則第一處理器105g的RF TXl125g將發(fā)射對應(yīng)于一個MMO分支的IOMHz而第二處理器105h的RF TXl 125h將發(fā)射對應(yīng)于另一個MMO分支的IOMHz。從而兩個處理器105g、105h的無縫交叉串接允許MMO和DC-HSPA同時操作，從而提供在IOMHz上的84兆比特每秒(Mbps)并且僅使用兩個單鏈RF收發(fā)器。圖7是示出了包括不同傳輸調(diào)制調(diào)解器塊710的處理器705的另一實施方式的示圖。與圖1的處理器105不同，圖7的處理器705包括操作地耦接至RF RX2 730 (與RFTXl 125 如何耦接至 RF RXl 120 相似)的 RFTX2 735，從而允許 RF TXl 125 和 RF TX2 735組合處理器自身的調(diào)制調(diào)解器數(shù)據(jù)和引入的調(diào)制調(diào)解器數(shù)據(jù)。由于已參考圖1說明了 RFRX3 140、SYNC INl50、SYNC OUT155、CLK IN160、CLK 0UT165、MIIl 170、MII2 180、以及MII3 190，參考圖7將省略這些組件的說明。圖8是示出了圖7的傳輸調(diào)制解調(diào)器塊710的一個實施方式的示圖。與圖2的傳輸調(diào)制解調(diào)器塊110不同，圖8的傳輸調(diào)制解調(diào)器塊710允許處理器705通過RF RX2 730組合其自身的調(diào)制解調(diào)器數(shù)據(jù)與引入的RF數(shù)據(jù)。如此，該傳輸調(diào)制解調(diào)器塊710除參考圖2說明的所有其他組件(例如，F(xiàn)IF0202、撐板206、組合器選擇器216、266、HSDPA ΜΜ0、組合器210、通道組合器天線220、270、成形濾波器224、272、可配置延時器228、278、移頻器232、282等)以外，還包括第二組合器738、第二正交相模塊742、第二 MUX746。與第一數(shù)據(jù)傳輸路徑相似，來自第二移頻器282的數(shù)據(jù)傳播至第二組合器738和第二 MUX746。該第二組合器738操作地耦接至RF RX2 730，從而允許傳輸調(diào)制解調(diào)器塊710在RF RX2 730處組合其自身數(shù)據(jù)736和引入的RF數(shù)據(jù)，以生成組合數(shù)據(jù)740。該組合數(shù)據(jù)740然后被輸入至第二正交相模塊242，并隨后被提供給用于多路傳輸正交相調(diào)制的組合數(shù)據(jù)744和移頻數(shù)據(jù)284的MUX246。該多路傳輸?shù)臄?shù)據(jù)然后通過RF TX2 735進(jìn)行傳輸。如圖8所示，RF TXl 125和RF TX2 735現(xiàn)在允許聚集處理器自身調(diào)制解調(diào)器數(shù)據(jù)和來自其他處理器的引入的RF數(shù)據(jù)。如圖9所示，這些類型的處理器體系結(jié)構(gòu)允許兩個多載波MIMO操作。如圖9所不,雙處理器系統(tǒng)的一個實施方式不出主處理器705a從外部TCX0305接收CLK IN160a，并且使其Mill 170a操作地耦接至網(wǎng)絡(luò)(例如，互聯(lián)網(wǎng)325)，以允許通過Mill 170a的回程數(shù)據(jù)傳播。該主處理器705a的MII2 180a操作地耦接至從屬處理器705b的Mill 170b，從而允許在這些數(shù)據(jù)端口 180a、170b上進(jìn)行數(shù)據(jù)交換，如HSDPA數(shù)據(jù)和/或DCH數(shù)據(jù)。主處理器705a為從屬處理器705b提供SYNC IN150和CLK IN160b，從而允許從屬處理器705b使其定時與主處理器7 05a同步。主處理器705a的RF TXl 125操作地耦接至從屬處理器705b的RFRXl 130b,并且主處理器705a的RF TX2 735a操作地耦接至從屬處理器705b的RF RX2 730b。由于從屬處理器705b現(xiàn)在具有用于RF TXl 125a和RF TX27 35a的組合器238、738 (圖8)，從屬處理器705b現(xiàn)在能夠可在兩個RF發(fā)射器125b、735b上組合其自身的調(diào)制解調(diào)器數(shù)據(jù)。該組合數(shù)據(jù)然后可通過兩個分離的RF接口 985、995進(jìn)行傳輸。如圖1至圖9所示，為串接處理器提供允許高容量基站的能力、增加在一個頻帶上并發(fā)用戶的數(shù)量、和/或聚集若干載波器同時僅使用一個射頻(RF)芯片組。這些類型的串接體系結(jié)構(gòu)可對于諸如DC-HSPA，Rel-9HSPA，LTE-Advanced的某些RAT，產(chǎn)生有利的特征。處理器105、705可以在硬件、軟件、固件、或它們的組合形式中實施。在優(yōu)選實施方式中，該處理器105、705利用該技術(shù)領(lǐng)域中公知的所有以下技術(shù)或它們的組合而在硬件中實施:離散邏輯電路，具有用于在數(shù)據(jù)信號上執(zhí)行邏輯功能的邏輯門；特定用途集成電路(ASIC)，具有適當(dāng)?shù)目山M合邏輯門；可編程門陣列(PGA);現(xiàn)場可編程門陣列(FPGA)等。在可選實施方式中，處理器105、705在存儲于存儲器中并且由適當(dāng)?shù)闹噶顖?zhí)行系統(tǒng)所執(zhí)行的軟件或固件中實施。如本領(lǐng)域的普通技術(shù)人員將理解的，流程圖中的任一過程描述或塊應(yīng)當(dāng)被理解為表示包括用于執(zhí)行處理中具體的邏輯功能或步驟的一個或多個可執(zhí)行指令的模塊、片段、或部分代碼，并且替換執(zhí)行方式包含在本發(fā)明的優(yōu)選實施方式的范圍內(nèi)，在優(yōu)選實施方式中，根據(jù)所包含的功能，可與示出和討論的順序不同的順序(包括基本同步的順序)或者以相反的順序執(zhí)行功能。盡管已示出和說明了示意性實施方式，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，可對如已說明的本發(fā)明進(jìn)行各種改變、修改、或替換。例如，盡管圖2和圖8示出了用于處理器的非常具體的內(nèi)部體系結(jié)構(gòu)，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在不影響本發(fā)明的實質(zhì)效果下，也可使用其他相當(dāng)?shù)慕M件，替換具體示出的組件。此外，盡管說明了 3G、HSPA+、和HSPA++操作的具體實例，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，公開的實施方式也可在其他RAT(例如，長期演進(jìn)(LTE)、LTE-Advanced、Rel9HSPA、DC-HSPA等)中實施，因此，所有的這些改變、修改、和替換均應(yīng)被視為在 本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種通信系統(tǒng)，包括: 第一從屬處理器，包括: 第一數(shù)據(jù)端口，用于與主處理器交換數(shù)據(jù)； 第一時鐘輸入端，用于接收來自所述主處理器的主時鐘信號； 第一同步輸入端，用于接收來自所述主處理器的同步信號； 第一可配置延時器，用于使第一從屬處理器時鐘與所述主處理器同步，所述第一從屬處理器時鐘響應(yīng)于所述主時鐘信號和所述同步信號被同步； 第一移頻器，用于設(shè)定第一從屬處理器頻率； 第一射頻接收器，用于接收來自所述主處理器的射頻數(shù)據(jù)； 第一組合器，用于組合 所述第一從屬處理器的射頻數(shù)據(jù)和來自所述主處理器的所述射頻數(shù)據(jù)，以生成組合的射頻數(shù)據(jù)；以及 第一射頻發(fā)射器，在所述第一從屬處理器頻率下操作，所述第一射頻發(fā)射器用于發(fā)射所述組合的射頻數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，還包括: 所述主處理器，包括: 第一主數(shù)據(jù)端口，用于與所述第一從屬處理器交換數(shù)據(jù)； 主時鐘輸入端，用于接收來自外部時鐘源的時鐘信號； 主時鐘輸出端，用于傳輸所述主時鐘信號； 主同步輸出端，用于傳輸所述同步信號； 主移頻器，用于設(shè)定主處理器頻率； 主射頻發(fā)射器，在所述主處理器頻率下操作，所述主射頻發(fā)射器用于發(fā)射來自所述主處理器的所述射頻數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的系統(tǒng)，所述第一從屬處理器頻率與所述主處理器頻率相同，所述系統(tǒng)還包括: 第二從屬處理器，包含: 第二數(shù)據(jù)端口，用于與所述主處理器交換數(shù)據(jù)； 第二時鐘輸入端，用于接收所述主時鐘信號； 第二同步輸入端，用于傳輸所述同步信號； 第二可配置延時器，用于使第二從屬處理器時鐘與所述主處理器同步，所述第二從屬處理器時鐘響應(yīng)于所述主時鐘信號和所述同步信號被同步； 第二移頻器，用于設(shè)定第二從屬處理器頻率，所述第二從屬處理器頻率與所述主處理器頻率相同； 第二射頻接收器，用于接收所述組合的射頻數(shù)據(jù)； 第二組合器，用于組合所述第二從屬處理器的射頻數(shù)據(jù)和所述組合的射頻數(shù)據(jù)，以生成進(jìn)一步組合的射頻數(shù)據(jù)；以及 第二射頻發(fā)射器，在所述第二從屬處理器頻率下操作，所述第二射頻發(fā)射器用于發(fā)射所述進(jìn)一步組合的射頻數(shù)據(jù)；以及 在所述主處理器上的第二主數(shù)據(jù)端口，所述第二主數(shù)據(jù)端口與所述第二從屬處理器交換數(shù)據(jù)。
4.根據(jù)權(quán)利要求2所述的系統(tǒng): 所述主處理器頻率與所述第一從屬處理器頻率不同，以及 所述第一從屬處理器進(jìn)一步包括用于發(fā)射第一從屬處理器射頻數(shù)據(jù)的第二射頻發(fā)射器；以及 所述主處理器進(jìn)一步包括: 主射頻接收器，用于接收所述第一從屬處理器射頻數(shù)據(jù)； 主組合器，用于組合所述主處理器的射頻數(shù)據(jù)和所述第一從屬處理器射頻數(shù)據(jù)，以生成主組合的射頻數(shù)據(jù)；以及 第二主射頻發(fā)射器，在所述主處理器頻率下操作，所述第二主射頻發(fā)射器用于發(fā)射所述主組合的射頻數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，所述第一從屬處理器進(jìn)一步包括: 第二射頻接收器，用于接收來自所述主處理器的射頻數(shù)據(jù)； 第二組合器，用于組合所述第一從屬處理器的所述射頻數(shù)據(jù)和來自所述主處理器的所述射頻數(shù)據(jù)，以生成第二組合的射頻數(shù)據(jù)；以及 第二射頻發(fā)射器，用于發(fā)射所述第二組合的射頻數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的系統(tǒng)，所述主處理器進(jìn)一步包括: 主射頻發(fā)射器，用于將來自所述主處理器的所述射頻數(shù)據(jù)所述射頻數(shù)據(jù)發(fā)射至所述第一從屬處理器的所述第二射頻接收器。
7.一種方法，包括以下步驟: 使第二處理器的時鐘與第一處理器的時鐘同步； 將所述第二處理器的頻率變?yōu)樗龅谝惶幚砥鞯念l率； 組合來自所述第一處理器的數(shù)據(jù)和來自所述第二處理器的數(shù)據(jù)；以及 發(fā)射所述組合的數(shù)據(jù)。
8.根據(jù)權(quán)利要求7所述的方法，還包括以下步驟: 使第三處理器的時鐘與所述第一處理器的所述時鐘同步； 將所述第三處理器的頻率變?yōu)樗龅谝惶幚砥鞯乃鲱l率； 進(jìn)一步組合來自所述第三處理器的數(shù)據(jù)和所述組合的數(shù)據(jù)；以及 發(fā)射所述進(jìn)一步組合的數(shù)據(jù)。
9.一種系統(tǒng),包括: 第一處理器，用于在預(yù)定頻帶下操作，所述第一處理器包括用于接收外部時鐘信號的第一時鐘輸入端，所述第一處理器進(jìn)一步響應(yīng)于接收到所述外部時鐘信號以一時鐘速度進(jìn)行操作，所述第一處理器包括用于發(fā)射第一數(shù)據(jù)組的第一發(fā)射器，所述第一處理器進(jìn)一步包括用于輸出時鐘信號的第一時鐘輸出端，所述第一處理器進(jìn)一步包括用于輸出同步信號的第一同步輸出端；以及 第二處理器，用于在所述預(yù)定頻帶下操作，所述第二處理器包括用于接收來自所述第一時鐘輸出端的所 述時鐘信號的第二時鐘輸入端，所述第二處理器進(jìn)一步包括用于接收來自所述第一同步輸出端的所述同步信號的第二處理器同步輸入端，所述第二處理器響應(yīng)于接收到所述時鐘信號和所述同步信號以所述時鐘速度進(jìn)一步同步地操作，所述第二處理器包括用于接收所述第一數(shù)據(jù)組的第二處理器接收器，所述第二處理器進(jìn)一步包括用于組合第二數(shù)據(jù)組和所述第一數(shù)據(jù)組以生成組合的數(shù)據(jù)組的第二處理器組合器。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，還包括: 在所述第二處理器上的第二發(fā)射器，所述第二發(fā)射器用于發(fā)射所述組合的數(shù)據(jù)組；以及 第三處理器，用于在所述預(yù)定頻帶下操作，所述第三處理器包括用于接收所述時鐘信號的第三時鐘輸入端，所述第三處理器進(jìn)一步包括用于接收所述同步信號的第三處理器同步輸入端，所述第三處理器響應(yīng)于接收到所述時鐘信號和所述同步信號以預(yù)定時鐘速度進(jìn)一步同步地操作，所述第三處理器包括用于接收所述組合的數(shù)據(jù)組的第三處理器接收器，所述第三處理器進(jìn)一步包括第三處理器組合器，用于組合第三數(shù)據(jù)組和所述組合的數(shù)據(jù)組，以生成進(jìn)一步組合的數(shù)據(jù)··組。
全文摘要
本發(fā)明公開了一種串接式基帶處理器，其串接為提供不同的配置，這使得基站的容量更高、在一個頻帶上并發(fā)用戶數(shù)量增加、和/或僅使用一個射頻(RF)芯片組的情況下聚集若干載波。處理器在時間和頻率上是一致的，同時每個處理器具有允許與其他處理器進(jìn)行數(shù)據(jù)交換的數(shù)據(jù)端口。該數(shù)據(jù)對齊和交換允許處理器以聚集的形式作為單個單元，從而產(chǎn)生能適應(yīng)不同系統(tǒng)配置的可升級體系結(jié)構(gòu)。
文檔編號H04W88/08GK103248446SQ20121037116
公開日2013年8月14日 申請日期2012年9月28日 優(yōu)先權(quán)日2012年2月9日
發(fā)明者拉斐爾·卡蒙 申請人:美國博通公司