專利名稱：基于fpga的多級混音系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及聲音處理領(lǐng)域，尤其是涉及一種具備大量輸入通道的基于FPGA的多級混音系統(tǒng)。
背景技術(shù)：
隨著數(shù)字技術(shù)的高速發(fā)展，軟硬件水平的提高，不斷有高性能的DSP和高速的總線得到應(yīng)用，使基于數(shù)字技術(shù)的音頻混音矩陣方案能夠得以實現(xiàn)。音頻混音矩陣系統(tǒng)的發(fā)展方向是多功能、大容量、可聯(lián)網(wǎng)以及可進(jìn)行遠(yuǎn)程切換。一般而言受制于DSP帶寬和處理能力矩陣系統(tǒng)的容量達(dá)到16X16即為大容量矩陣。如果需要更大容量的矩陣系統(tǒng)，就必須通過多臺矩陣系統(tǒng)級聯(lián)來實現(xiàn)。矩陣容量越大，所需要的級聯(lián)越多，對硬件資源的越高，設(shè)計
實現(xiàn)難度也越大。如圖7所示，傳統(tǒng)的8*8矩陣設(shè)備要實現(xiàn)192個輸入音頻通道必須24臺設(shè)備級聯(lián)才可以實現(xiàn)系統(tǒng)龐大而復(fù)雜。專業(yè)數(shù)字音頻采樣頻率是48KHZ，每個采樣點最大32比特，故一個通道的移位時鐘頻率等于I. 536MHZ。采用時分利用TDM技術(shù)，將最大系統(tǒng)的192個輸入音頻通道合成在一起，移位時鐘頻率高達(dá)294. 912MHZ，現(xiàn)有DSP處理芯片的帶寬已經(jīng)無法滿足此要求。同時，DSP也無法提供192個音頻輸入端口供數(shù)字音頻信號輸入。FPGA是英文Field Programmable Gate Array (現(xiàn)場可編程門陣列)的縮寫，它是在PAL、GAL、PLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是專用集成電路(ASIC)中集成度最高的一種。FPGA采用了邏輯單元陣列LCA (Logic Cell Array)這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLEKConfigurable Logic Block)、輸出輸入模塊IOB (Input OutputBlock)和內(nèi)部連線(Interconnect)三個部分。用戶可對FPGA內(nèi)部的邏輯模塊和1/0模塊重新配置，以實現(xiàn)用戶的邏輯。它還具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路，F(xiàn)PGA既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。DSP (digital singnal processor)是一種獨特的微處理器,有自己的完整指令系統(tǒng)，是以數(shù)字信號來處理大量信息的器件。一個數(shù)字信號處理器在一塊不大的芯片內(nèi)包括有控制單元、運算單元、各種寄存器以及一定數(shù)量的存儲單元等等，在其外圍還可以連接若干存儲器，并可以與一定數(shù)量的外部設(shè)備互相通信，有軟、硬件的全面功能，本身就是一個微型計算機(jī)。FPGA完全是硬件的，所有信號并行執(zhí)行，設(shè)計的其實是硬件結(jié)構(gòu)。DSP硬件固定，設(shè)計的是使用邏輯。FPGA處理更快。中華人民共和國國家知識產(chǎn)權(quán)局于2012年03月14日公開了授權(quán)公告號為CN202168213U的專利文獻(xiàn)，名稱是多路音頻混音控制系統(tǒng)，其主要由多路音頻輸入系統(tǒng)、多路音頻混音系統(tǒng)和多路音頻輸出系統(tǒng)組成、多路音頻混音系統(tǒng)為矩陣式混音系統(tǒng)、多路音頻輸入系統(tǒng)由麥克風(fēng)、音頻放大電路裝置和數(shù)字式電位計組成、數(shù)字式電位計通過以太網(wǎng)接口與計算機(jī)的CPU相連、多路音頻輸出系統(tǒng)為耳機(jī)、音響或揚聲器。此方案仍然為使用矩陣式混音系統(tǒng)，當(dāng)具有較多的輸入通道時，需要有大量復(fù)雜的設(shè)備級聯(lián)，實現(xiàn)困難并且成本較聞。

發(fā)明內(nèi)容
本發(fā)明主要是解決現(xiàn)有技術(shù)所存在的通過矩陣實現(xiàn)較多輸入通道的混音系統(tǒng)結(jié)構(gòu)復(fù)雜、成本高的技術(shù)問題，提供一種結(jié)構(gòu)較為簡單，級聯(lián)少，成本低，可以支持大量輸入通道的基于FPGA的多級混音系統(tǒng)。本發(fā)明針對上述技術(shù)問題主要是通過下述技術(shù)方案得以解決的一種基于FPGA的多級混音系統(tǒng)，包括TDM合成模塊、多級混音控制模塊和TDM分解模塊，所述TDM合成模塊與所述多級混音控制模塊連接，所述多級混音控制模塊與所述TDM分解模塊連接，所述TDM分解模塊與后續(xù)的音頻處理模塊連接。TDM合成模塊作為輸入前級，TDM分解模塊作為輸出后級，多級混音控制模塊作為中間傳輸控制級。TDM (Time-Division Multiplexing)就是時分復(fù)用模式。時分復(fù)用是指一種通過不同信道或時隙中的交叉位脈沖，同時在同一個通信媒體上傳輸多個數(shù)字化數(shù)據(jù)、語音和
視頻信號等的技術(shù)。作為優(yōu)選，所述多級混音控制模塊包括第三級處理模塊和若干個第一級處理模塊，第一級處理模塊包括依次連接的串并轉(zhuǎn)換模塊、路由選擇模塊和混音加法器模塊，第三級處理模塊包括混音加法器模塊和并串轉(zhuǎn)換模塊。作為優(yōu)選，所述多級混音控制模塊還包括第二級處理模塊，所述第一級處理模塊有三個，所述第二級處理模塊分別與第三級處理模塊和兩個第一級處理模塊連接，所述第二級處理模塊包括一個混音加法器模塊。不與第二集處理模塊連接的第一級處理模塊直接連接第三級處理模塊?；煲艨刂颇K的第一級處理模塊由串并轉(zhuǎn)換模塊作為輸入前級，混音加法器模塊作為輸出后級，路由選擇模塊作為中間傳輸控制級。串并轉(zhuǎn)換模塊將前級TDM合成模塊輸入的串行16路數(shù)字信號轉(zhuǎn)換為16路并行數(shù)字信號輸入路由選擇模塊，路由選擇模塊做出路由選擇后將并行數(shù)字信號輸入混音加法器模塊混音后輸出到后級的混音加法器模塊?；煲艨刂颇K的第三級處理模塊由混音加法器模塊作為輸入前級，并串轉(zhuǎn)換模塊作為輸出后級。并串轉(zhuǎn)換模塊將混音加法器模塊輸入的并行16路數(shù)字信號轉(zhuǎn)換為16路串行數(shù)字信號輸入后級，混音控制模塊第三級處理模塊最多支持2組并串轉(zhuǎn)換模塊。作為優(yōu)選，所示基于FPGA的多級混音系統(tǒng)還包括一個倍頻器，所述TDM合成模塊包括并入串出移位寄存器，所述并入串出移位寄存器與所述倍頻器連接，所述并入串出移位寄存器包括8個輸入端和I個輸出端，所述倍頻器為8倍頻的倍頻器。TDM合成模塊組成整個系統(tǒng)的輸入前級，每個TDM合成模塊最多可支持16路數(shù)字輸入。作為優(yōu)選，所述TDM分解模塊包括串入并出移位寄存器，所述串入并出移位寄存器包括I個輸入端和8個輸出端，所述串入并出移位寄存器與所述倍頻器連接。FPGA最多可支持2組TDM分解模塊。本方案作為音頻處理系統(tǒng)的輸入前級，對輸入的音頻進(jìn)行混音以后傳遞給后續(xù)的音頻處理模塊。每個音頻輸入或輸出模塊的數(shù)字音頻采用TDM技術(shù)進(jìn)行前級復(fù)合，占用一根音頻總線。當(dāng)數(shù)字音頻處理系統(tǒng)輸入通道規(guī)模達(dá)到192個，輸出通道達(dá)到32個時，共需要輸入模塊(16通道)12個，輸出模塊(16通道)2個，總的串行數(shù)字音頻數(shù)據(jù)線有(12+2) *8=112條，采用數(shù)字音頻總線技術(shù)后，只需14根音頻總線，音頻模塊之間可以互享音頻數(shù)據(jù)，如果采用分離元件搭電路的話所有數(shù)據(jù)線都裸露在PCB板上，很容易受到干擾，現(xiàn)在所有運算都在FPGA內(nèi)部完成，所以可靠性得到提高。本發(fā)明帶來的實質(zhì)性效果是，減少PCB板布線的復(fù)雜性，而且解決了音頻模塊之間信號傳輸?shù)目煽啃?。能夠提供較多數(shù)量的音頻輸入端口供數(shù)字音頻信號輸入。采用時鐘頻率比DSP處理器更高的FPGA芯片實現(xiàn)超大容量數(shù)字音頻的混合，作為系統(tǒng)前級處理后輸入DSP既實現(xiàn)了大規(guī)模大容量的音頻混音又避免了多臺設(shè)備級聯(lián)造成的系統(tǒng)冗余，節(jié)約成本。


圖I是本發(fā)明的一種系統(tǒng)框 圖2是本發(fā)明的一種第一級處理模塊結(jié)構(gòu)框 圖3是本發(fā)明的一種第三級處理模塊結(jié)構(gòu)框 圖4是本發(fā)明的一種TDM合成模塊示意 圖5本發(fā)明的一種TDM分解模塊示意 圖6本發(fā)明的一種TDM合成和分解算法效果 圖中1、TDM合成模塊，2、第一級處理模塊，3、第二級處理模塊，4、第三級處理模塊，5、TDM分解模塊，6、倍頻器，11、并入串出移位寄存器，21、串并轉(zhuǎn)換模塊，22、路由選擇模塊，23、混音加法器模塊，41、混音加法器模塊，42、串并轉(zhuǎn)換模塊，51、串入并出移位寄存器。
具體實施例方式下面通過實施例，并結(jié)合附圖，對本發(fā)明的技術(shù)方案作進(jìn)一步具體的說明。實施例本實施例的一種基于FPGA的多級混音系統(tǒng),如圖I所不,包括TDM合成模塊I、多級混音控制模塊和TDM分解模塊5。多級混音控制模塊2包括第一級處理模塊2、第二級處理模塊3和第三級處理模塊4。本實施例設(shè)計為支持最多16*12=192路數(shù)字輸入，32路數(shù)字輸出。第一級處理模塊2有三個，第二級處理模塊3和第三級處理模塊4各有一個。兩個第一級處理模塊2通過第二級處理模塊3連接第三級處理模塊4，余下的一個第一級處理模塊2直接連接第三級處理模塊4。TDM合成模塊I有12個，TDM分解模塊5有2個。本實施例的基于FPGA的多級混音系統(tǒng)還包括一個倍頻器6，如圖4所示，TDM合成模塊I包括并入串出移位寄存器11，并入串出移位寄存器11與倍頻器6連接，并入串出移位寄存器11包括8個輸入端和I個輸出端，倍頻器6為8倍頻的倍頻器。如圖5所示，TDM分解模塊5包括串入并出移位寄存器51，串入并出移位寄存器51包括I個輸入端和8個輸出端，串入并出移位寄存器51也與倍頻器6連接。所有的TDM合成模塊I和所有的TDM分解模塊5都共用同一個倍頻器6。TDM合成模塊I通過移位寄存的方式實現(xiàn)并入串出的轉(zhuǎn)換，移位時鐘通過將單路數(shù)字信號的串行時鐘SCLK在倍頻器6中進(jìn)行8倍頻處理實現(xiàn)，也就是以8倍SCLK的速度將16路音頻數(shù)據(jù)(8根數(shù)據(jù)線)混合到I根數(shù)據(jù)線上來。TDM分解模塊5通過移位寄存的方式實現(xiàn)并入串出的轉(zhuǎn)換，也就是將I根數(shù)據(jù)線上的復(fù)合信號還原為16路音頻數(shù)據(jù)(8根數(shù)據(jù)線)。如圖2所示，每個第一級處理模塊2包括路由選擇模塊22、混音加法器模塊23和四個串并轉(zhuǎn)換模塊21，串并轉(zhuǎn)換模塊21通過路由選擇模塊22連接混音加法器模塊23。每個串并轉(zhuǎn)換模塊21都連接有一個TDM合成模塊I，即每個第一級處理模塊2連接有4個TDM合成模塊I?；煲艏臃ㄆ髂K23輸出32位并行處理數(shù)據(jù)到第二級處理模塊3或者第三級處理模塊4。第二級處理模塊3為混音加法器模塊，將兩路32位并行數(shù)據(jù)混合為一路32位并行數(shù)據(jù)并輸出到第三級處理模塊4。復(fù)合數(shù)字信號輸入第一級處理模塊2后先通過串并轉(zhuǎn)換分解成16路并行數(shù)據(jù)總線。一個第一級處理模塊可以同時處理4組TDM合成模塊I的輸入，即同時處理16*4=64路并行數(shù)據(jù)。為了減少系統(tǒng)運算量，矩陣的路由選擇全部在第一級完成，后級只作為混音加法器；經(jīng)路由選擇后每個第一級處理模塊2輸出32路并行數(shù)據(jù)進(jìn)入下級混音模塊
如圖3所示，第三級處理模塊4包括一個混音加法器模塊41和兩個并串轉(zhuǎn)換模塊42?；煲艏臃ㄆ髂K41輸出兩個16路并行數(shù)據(jù)到每個并串轉(zhuǎn)換模塊42，每個并串轉(zhuǎn)換模塊42連接有一個TDM分解模塊5。本實施例中的所有混音加法器模塊具有相同的結(jié)構(gòu)。串并轉(zhuǎn)換模塊21也是通過移位寄存的方式實現(xiàn)串入并出的轉(zhuǎn)換，其所用到的移位時鐘和TDM合成模塊I的時鐘共用，也就同步的把原先復(fù)合數(shù)字信號還原為16路并行數(shù)據(jù)，路由選擇模塊22由一組受控開關(guān)組成，通過開關(guān)的選擇將輸入和輸出對應(yīng)起來?；煲艏臃ㄆ髂K由標(biāo)準(zhǔn)的加法器單元完成。并串轉(zhuǎn)換模塊42也是通過移位寄存的方式實現(xiàn)并入串出的轉(zhuǎn)換，其所用到的移位時鐘也和TDM合成模塊I的時鐘共用，也就是同步地把16路并行數(shù)據(jù)整合為復(fù)合數(shù)字信號。如圖6所示16路數(shù)字輸入占用8跟數(shù)據(jù)線，每根數(shù)據(jù)線同時傳輸2路數(shù)字信號，通過幀時鐘LRCK (也稱WS)切換2路數(shù)據(jù)。LRCK為“I”表示正在傳輸?shù)氖堑贗的數(shù)據(jù)，為“O”則表示正在傳輸?shù)氖堑?路的數(shù)據(jù)。LRCK的頻率等于采樣頻率；串行時鐘SCLK，也叫位時鐘(BCLK)，即對應(yīng)數(shù)字音頻的每一位數(shù)據(jù)，SCLK都有I個脈沖。SCLK的頻率=2X采樣頻率X采樣位數(shù)；串行數(shù)據(jù)SDATA，就是用二進(jìn)制補(bǔ)碼表示的音頻數(shù)據(jù)。為了使系統(tǒng)間能夠更好地同步，還需要另外傳輸一個信號MCLK，稱為主時鐘，也叫系統(tǒng)時鐘(Sys Clock),是采樣頻率的256倍或384倍；經(jīng)TDM合成算法模塊處理后16路數(shù)字輸入合成為I路復(fù)合數(shù)字信號，此時LRCK頻率不變不過切換的數(shù)據(jù)變?yōu)?路。本文中所描述的具體實施例僅僅是對本發(fā)明精神作舉例說明。本發(fā)明所屬技術(shù)領(lǐng)域的技術(shù)人員可以對所描述的具體實施例做各種各樣的修改或補(bǔ)充或采用類似的方式替代，但并不會偏離本發(fā)明的精神或者超越所附權(quán)利要求書所定義的范圍。盡管本文較多地使用了 TDM分解算法模塊、混音控制模塊、混音加法器等術(shù)語，但并不排除使用其它術(shù)語的可能性。使用這些術(shù)語僅僅是為了更方便地描述和解釋本發(fā)明的本質(zhì)；把它們解釋成任何一種附加的限制都是與本發(fā)明精神相違背的。
權(quán)利要求
1.一種基于FPGA的多級混音系統(tǒng)，其特征在于，包括TDM合成模塊、多級混音控制模塊和TDM分解模塊，所述TDM合成模塊與所述多級混音控制模塊連接，所述多級混音控制模塊與所述TDM分解模塊連接，所述TDM分解模塊與后續(xù)的音頻處理模塊連接。
2.根據(jù)權(quán)利要求I所述的基于FPGA的多級混音系統(tǒng)，其特征在于，所述多級混音控制模塊包括第三級處理模塊和若干個第一級處理模塊，第一級處理模塊包括依次連接的串并轉(zhuǎn)換模塊、路由選擇模塊和混音加法器模塊，第三級處理模塊包括混音加法器模塊和并串轉(zhuǎn)換模塊。
3.根據(jù)權(quán)利要求2所述的基于FPGA的多級混音系統(tǒng)，其特征在于，所述多級混音控制模塊還包括第二級處理模塊，所述第一級處理模塊有三個，所述第二級處理模塊分別與第三級處理模塊和兩個第一級處理模塊連接，所述第二級處理模塊包括一個混音加法器模
4.根據(jù)權(quán)利要求I或2或3所述的基于FPGA的多級混音系統(tǒng)，其特征在于，還包括一個倍頻器，所述TDM合成模塊包括并入串出移位寄存器，所述并入串出移位寄存器與所述倍頻器連接，所述并入串出移位寄存器包括8個輸入端和I個輸出端，所述倍頻器為8倍頻的倍頻器。
5.根據(jù)權(quán)利要求4所述的基于FPGA的多級混音系統(tǒng)，其特征在于，所述TDM分解模塊包括串入并出移位寄存器，所述串入并出移位寄存器包括I個輸入端和8個輸出端，所述串入并出移位寄存器與所述倍頻器連接。
全文摘要
本發(fā)明公開了一種基于FPGA的多級混音系統(tǒng)，旨在提供一種結(jié)構(gòu)簡單的新式混音系統(tǒng)。本發(fā)明包括TDM合成模塊、多級混音控制模塊和TDM分解模塊。多級混音控制模塊包括第一級處理模塊、第二級處理模塊和第三級處理模塊。兩個第一級處理模塊通過第二級處理模塊連接第三級處理模塊，余下的一個第一級處理模塊直接連接第三級處理模塊。本發(fā)明采用FPGA芯片實現(xiàn)超大容量數(shù)字音頻的混合，作為系統(tǒng)前級處理后輸入DSP既實現(xiàn)了大規(guī)模大容量的音頻混音又避免了多臺設(shè)備級聯(lián)造成的系統(tǒng)冗余，節(jié)約成本。本發(fā)明適用于有較多輸入通道的音頻處理系統(tǒng)。
文檔編號H04S3/00GK102857856SQ201210286038
公開日2013年1月2日 申請日期2012年8月13日 優(yōu)先權(quán)日2012年8月13日
發(fā)明者趙凡 申請人:杭州德思科技有限公司