專利名稱：基于預測編碼的cmos數(shù)字像素傳感器噪聲消除裝置的制作方法
技術領域：
本發(fā)明涉及CMOS圖像傳感器，尤其涉及基于預測編碼的CMOS數(shù)字像素傳感器(Digital Pixel Sensor, DPS)中消除kTC噪聲和固定模式噪聲的方法,具體講,涉及基于預測編碼的CMOS數(shù)字像素傳感器噪聲消除方法。
背景技術：
隨著CMOSエ藝和圖像傳感器技術的不斷完善，具有數(shù)字化、智能化像素的CMOS圖像傳感器發(fā)展迅速。CMOS DPS比傳統(tǒng)的CMOS圖像傳感器有全并行處理、信噪比高、功耗低、寄生效應小等優(yōu)勢。其中，基于預測編碼的CMOS DPS能夠同步實現(xiàn)圖像壓縮和像 素級A/D，大大提高了像素填充因子，進ー步改善了 CMOS DPS性能，成為CMOS DPS技術的主要發(fā)展趨勢。任何圖像都有許多由信息相同或相近的相鄰像素組成的區(qū)域。基于預測編碼的CM0SDPS利用圖像在空間上的相關性，以傳統(tǒng)的脈沖寬度調制(Pulse WidthModulation, PWM)數(shù)字像素為基礎，將整個像素陣列視為一定規(guī)模的相鄰像素子陣列組成的區(qū)域集合。如圖I所示，在每個方塊中取出最亮像素的積分時間作為該方塊的預測值，進行8-bit計數(shù)值存儲；其余像素只采集其與最亮像素積分時間的差值，對這一差值進行2-bit量化、存儲。這樣就實現(xiàn)了圖像傳感器的同歩數(shù)據壓縮和模數(shù)轉換，通過傳輸、處理小幅度的差值可以減少數(shù)據冗余，使每個像素中的存儲器位數(shù)減少至2-bit。該系統(tǒng)的整體架構如圖2所示。傳感器像素陣列為方陣結構，以4X4相鄰像素為單位進行分組，將整個陣列分成若干個方塊。每個方塊由16個PWM數(shù)字像素構成。行/列選通控制電路與各個方塊相連，在像素讀出階段以方塊為單位進行掃描，以讀出單元塊的存儲數(shù)據。外部有全局計數(shù)器與每個方塊的塊級計數(shù)器數(shù)據輸入端相連接。PWM數(shù)字像素電路由圖3所示，包括復位管、光電ニ極管PD、像素級比較器和2-bit像素級存儲器。由于CMOSエ藝上的缺陷和CMOS DPS的エ作特點，CMOS DPS中存在由像素復位操作產生的熱噪聲(即kTC噪聲)以及由失調引起的固定模式噪聲(Fixed PatternNoise, FPN)，嚴重影響著傳感器的圖像質量。因此，需要對CMOS DPS進行噪聲抑制。但是，現(xiàn)有的相關雙采樣(Correlated Double Sample,⑶S)技術不適用于基于預測編碼的CMOSDPS。為了獲得高性能的傳感器，必須設法消除基于預測編碼的CMOS DPS中的噪聲。

發(fā)明內容
本發(fā)明g在克服現(xiàn)有技術的不足，消除kTC噪聲和FPN，并且盡可能地減小新增電路對填充因子的影響，同時保證系統(tǒng)同步數(shù)字讀出的特性，提供ー種基于預測編碼的CMOS數(shù)字像素傳感器噪聲消除方法，為達到上述目的，本發(fā)明采取的技術方案是，基于預測編碼消除噪聲的CMOS數(shù)字像素傳感器，包括傳感器像素陣列劃分為4X4的方塊，每個方塊電路結構相同，包括4X4個PWM數(shù)字像素、I個2-bit塊級計數(shù)器、2個8-bit塊級存儲器即低參考電壓塊級存儲器和高參考電壓塊級存儲器，以及邏輯控制模塊；每個PWM數(shù)字像素電路包括復位管、光電ニ極管ro、像素級比較器和2-bit像素級存儲器；PWM數(shù)字像素通過復位管復位后，將像素級比較器的參考電壓先接入較高電壓，像素級比較器將光電ニ極管ro節(jié)點電壓先與高參考電壓相比較，當ro節(jié)點電壓小于高參考電壓時，比較器輸出翻轉；當ro節(jié)點電壓小于低參考電壓時，比較器輸出作為像素級存儲器的“寫”控制信號；所述像素級存儲器用于存儲差值信息，其輸入數(shù)據由相應方塊的塊級計數(shù)器提供。所述邏輯控制模塊的輸入為方塊中16個PWM像素的比較器輸出信號，邏輯控制模塊有兩個輸出脈沖信號一個在高比較器參考電壓下16個輸入信號翻轉最早的時刻產生，另ー個在低比較器參考電壓下16個輸入信號翻轉最早的時刻產生；前者同時作為高參考電壓塊級存儲器的“寫”控制信號和參考電壓高低轉換的控制信號；當前者出現(xiàn)時，方塊內各個像素級比較器的參考電壓轉變?yōu)榈蛥⒖茧妷褐?；后者則同時作為低參考電壓塊級存儲器的“寫”控制信號和塊級計數(shù)器的啟動信號。所述低參考電壓塊級存儲器用來存儲低比較器參考電壓下的預測值；高參考電壓塊級存儲器用來存儲高比較器參考電壓下的預測值；所有塊級存儲器的輸入數(shù)據均由傳感器像素陣列外圍的8-bit全局計數(shù)器提供。
本發(fā)明的技術特點及效果通過使各個方塊內最亮像素產生的8-bit全精度值在每ー積分周期內得到一次校正，得到精確的方塊預測值，從而消除基于預測編碼的CMOS DPS每個預測值的kTC噪聲和FPN，提高像素的積分時間記錄精確度，改善了系統(tǒng)的成像質量。


圖1CM0S DPS的預測編碼原理圖。圖2基于預測編碼的CMOS DPS系統(tǒng)架構圖。圖3PWM數(shù)字像素電路結構圖。圖4根據本發(fā)明形成的基于預測編碼的CMOS DPS噪聲消除電路框圖。
具體實施例方式本發(fā)明提出的基于預測編碼的CMOS DPS中集成了噪聲抑制電路，該傳感器像素陣列劃分為4X4的方塊。每個方塊電路結構相同，包括4X4個PWM數(shù)字像素、I個2-bit塊級計數(shù)器、2個8-bit塊級存儲器(低參考電壓塊級存儲器和高參考電壓塊級存儲器)以及邏輯控制模塊。每個PWM像素電路包括復位管、光電ニ極管H)、像素級比較器和2-bit像素級存儲器。所述PWM數(shù)字像素通過復位管復位后，像素級比較器的參考電壓先接入較高電壓。像素級比較器將光電ニ極管ro節(jié)點電壓先與高參考電壓相比較，當ro節(jié)點電壓小于高參考電壓時，比較器輸出翻轉；當 節(jié)點電壓小于低參考電壓時，比較器輸出作為像素級存儲器的“寫”控制信號。所述像素級存儲器用于存儲差值信息，其輸入數(shù)據由相應方塊的塊級計數(shù)器提供。所述塊級邏輯控制模塊的輸入為方塊中16個PWM像素的比較器輸出信號。該模塊有兩個輸出脈沖信號一個在高比較器參考電壓下16個輸入信號翻轉最早的時刻產生,另一個在低比較器參考電壓下16個輸入信號翻轉最早的時刻產生。前者同時作為高參考電壓塊級存儲器的“寫”控制信號和參考電壓高低轉換的控制信號。當前者出現(xiàn)時，方塊內各個比較器的參考電壓轉變?yōu)榈蛥⒖茧妷褐?。后者則同時作為低參考電壓塊級存儲器的“寫”控制信號和塊級計數(shù)器的啟動信號。所述低參考電壓塊級存儲器用來存儲低比較器參考電壓下的預測值；高參考電壓塊級存儲器用來存儲高比較器參考電壓下的預測值。所有塊級存儲器的輸入數(shù)據均由傳感器像素陣列外圍的8-bit全局計數(shù)器提供。本發(fā)明形成的系統(tǒng)每個塊級子陣均相同。圖4為系統(tǒng)中一個方塊的結構圖，電路結構包括16個PWM數(shù)字像素、I個2-bit塊級計數(shù)器、2個8_bit塊級存儲器(低參考電壓塊級存儲器MEM^和高參考電壓塊級存儲器MEMh)以及邏輯控制模塊。
系統(tǒng)工作時，所有像素同時復位，ro節(jié)點電壓vro上拉至電源電壓vdd。復位完成后，所有像素的比較器參考電壓置為高參考電壓值VKEF，H,并且像素開始積分，PD節(jié)點放電。當VPD下降到VKEF，H時，像素比較器的輸出Vfire翻轉。在每個方塊中，最亮像素的比較器輸出最先觸發(fā)，其他像素的比較器翻轉時間相對滯后。16個Vfire傳送至邏輯控制模塊的輸入端，經過邏輯判斷，在最亮像素Vfire觸發(fā)的時刻形成脈沖信號，由模塊的輸出端VfiM，H輸出。Vfire；H脈沖信號被傳送給高參考電壓塊級存儲器MEMh “寫，，控制端，使MEMh停止寫入數(shù)據，MEMH中存入當比較器參考電壓為VKEF，H時最亮像素的積分時間數(shù)據，也就是此刻全局計數(shù)器的數(shù)據(忽略I3D節(jié)點電容CPD隨ro節(jié)點電壓的變化)
_ ] ,— Cr PD - IREF,H、しPD
^ph與此同吋，VfiM，H作為參考電壓高低轉換的控制信號，使塊內所有像素的比較器參考電壓由較高的VKEF，H轉換為較低的vKEF〃這時，各像素的vro繼續(xù)下降。當最亮像素的VPD下降到Vkefu時，其比較器的輸出Vfire再一次率先翻轉。同樣，16個Vfire傳送至邏輯控制模塊的輸入端，經過邏輯判斷，在最亮像素Vfire再次觸發(fā)的時刻形成脈沖信號，由模塊的另ー輸出端Vfiヰし輸出。脈沖信號被傳送給低參考電壓塊級存儲器MEM1^寫”控制端，使MEMJ亭止寫入數(shù)據，MEMl中存入方塊內最亮像素的積分時間數(shù)據，也就是此刻全局計數(shù)器的數(shù)據
「 ] 4び DD Vrst + VOS —REF.L、しPDしふニ----
政max其中，vrst為kTC噪聲電壓，vOS為比較器失調電壓。與此同時，VfiM^作為塊級計數(shù)器的啟動信號，使塊級計數(shù)器在Vmu脈沖信號來臨時開始計數(shù)。此后，接下來方塊內其他像素相繼產生Vfire信號，各自產生其內部像素級存儲器“寫”控制信號，使之停止寫入數(shù)據，像素級存儲器則存入當時的塊級計數(shù)器數(shù)值，即得到該像素與方塊內最亮像素的積分時間差值a tint。像素讀出后，求出方塊最亮像素在兩種比較器參考電壓下的積分時間之差
,,(Vref H + Vrst + V05
—I REF,L )CPD— t^H ニ---
_ /7/1. max其中Iph，max是最亮像素的光生電流大小。修正后的預測值
權利要求
1.一種基于預測編碼消除噪聲的CMOS數(shù)字像素傳感器，其特征是，包括傳感器像素陣列劃分為4X4的方塊，每個方塊電路結構相同，包括4X4個PWM數(shù)字像素、I個2-bit塊級計數(shù)器、2個8-bit塊級存儲器即低參考電壓塊級存儲器和高參考電壓塊級存儲器，以及邏輯控制模塊；每個PWM數(shù)字像素電路包括復位管、光電二極管H)、像素級比較器和2-bit像素級存儲器；PWM數(shù)字像素通過復位管復位后,將像素級比較器的參考電壓先接入較高電壓，像素級比較器將光電二極管ro節(jié)點電壓先與高參考電壓相比較，當ro節(jié)點電壓小于高參考電壓時，比較器輸出翻轉；當 節(jié)點電壓小于低參考電壓時，比較器輸出作為像素級存儲器的“寫”控制信號；所述像素級存儲器用于存儲差值信息，其輸入數(shù)據由相應方塊的塊級計數(shù)器提供。
2.如權利要求I所述的基于預測編碼消除噪聲的CMOS數(shù)字像素傳感器，其特征是，所述邏輯控制模塊的輸入為方塊中16個PWM像素的比較器輸出信號，邏輯控制模塊有兩個輸出脈沖信號一個在高比較器參考電壓下16個輸入信號翻轉最早的時刻產生,另一個在低比較器參考電壓下16個輸入信號翻轉最早的時刻產生；前者同時作為高參考電壓塊級存儲器的“寫”控制信號和參考電壓高低轉換的控制信號；當前者出現(xiàn)時，方塊內各個像素級比較器的參考電壓轉變?yōu)榈蛥⒖茧妷褐?；后者則同時作為低參考電壓塊級存儲器的“寫”控制信號和塊級計數(shù)器的啟動信號。
3.如權利要求I所述的基于預測編碼消除噪聲的CMOS數(shù)字像素傳感器，其特征是，所述低參考電壓塊級存儲器用來存儲低比較器參考電壓下的預測值；高參考電壓塊級存儲器用來存儲高比較器參考電壓下的預測值；所有塊級存儲器的輸入數(shù)據均由傳感器像素陣列外圍的8-bit全局計數(shù)器提供。
全文摘要
本發(fā)明涉及CMOS圖像傳感器。為消除kTC噪聲和FPN，并且盡可能地減小新增電路對填充因子的影響，同時保證系統(tǒng)同步數(shù)字讀出的特性，本發(fā)明采取的技術方案是，基于預測編碼消除噪聲的CMOS數(shù)字像素傳感器，包括傳感器像素陣列劃分為4×4的方塊，每個方塊電路結構相同；每個PWM數(shù)字像素電路包括復位管、光電二極管PD、像素級比較器和2-bit像素級存儲器；像素級比較器將光電二極管PD節(jié)點電壓先與高參考電壓相比較，所述像素級存儲器用于存儲差值信息，其輸入數(shù)據由相應方塊的塊級計數(shù)器提供。本發(fā)明主要應用于圖像傳感器的設計制造。
文檔編號H04N5/357GK102833494SQ20121025856
公開日2012年12月19日 申請日期2012年7月24日 優(yōu)先權日2012年7月24日
發(fā)明者史再峰, 張弛, 高靜, 徐江濤, 姚素英, 高志遠, 李淵清 申請人:天津大學