安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)的制作方法
【專利摘要】本發(fā)明專利提供一種安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)。該系統(tǒng)是一種基于分?jǐn)?shù)階傅里葉變換的正交頻分復(fù)用系統(tǒng)，其特征在于，由于分?jǐn)?shù)階的存在使得信息具有保密性，其實(shí)現(xiàn)步驟為：1、計(jì)算出當(dāng)前的傳輸環(huán)境參數(shù)，得到最優(yōu)分?jǐn)?shù)階次；2、構(gòu)建基于分?jǐn)?shù)階傅里葉變換的并行傳輸復(fù)用器；3、將求取的分?jǐn)?shù)階次以擴(kuò)頻加密的方式，作為信息幀頭，與數(shù)據(jù)一起發(fā)送至接收端；4、接收端對(duì)接收到的信號(hào)進(jìn)行解擴(kuò)，求取分?jǐn)?shù)階次；5、利用求取的分?jǐn)?shù)階次，采用相應(yīng)的逆變換，還原信號(hào)。本發(fā)明還給出了該高速傳輸系統(tǒng)對(duì)應(yīng)的硬件實(shí)現(xiàn)結(jié)構(gòu)，可并行傳輸1024個(gè)采集單元的數(shù)據(jù)，是集通信技術(shù)、計(jì)算機(jī)科學(xué)與技術(shù)、信息處理技術(shù)、公共安全等學(xué)科為一體的高新技術(shù)。
【專利說明】安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種微震無線高速傳輸方法和系統(tǒng)，設(shè)計(jì)出一種用于安防領(lǐng)域中的隱伏地下破壞信息的高速傳輸方法和實(shí)施方案，以達(dá)到實(shí)時(shí)監(jiān)控目的的無線高速傳輸系統(tǒng)，為從地下開始的安全隱患提供預(yù)警，為銀行、監(jiān)獄、邊防等重點(diǎn)防護(hù)地點(diǎn)提供安全監(jiān)控，為其安全提供服務(wù)。
【背景技術(shù)】
[0002]微震監(jiān)控是近些年發(fā)展起來的高效的地球物理探測(cè)新技術(shù)，微震裝備及方法可以分為工業(yè)微震和軍事微震。常規(guī)的微震系統(tǒng)其傳輸通常用以太網(wǎng)、CAN總線或是485總線等有線傳輸系統(tǒng)。其傳輸速率往往小于100Kbps，多址方式通常采用時(shí)分方式進(jìn)行。
[0003]目前，國(guó)內(nèi)外微震系統(tǒng)主要應(yīng)用在工業(yè)和軍事等方面，其傳輸數(shù)據(jù)并不是很大，也沒有無線傳輸?shù)谋匾院途o迫性，均屬于常規(guī)微震傳輸應(yīng)用范圍。微震監(jiān)測(cè)已經(jīng)在工業(yè)領(lǐng)域得到了成熟的應(yīng)用。但是安防領(lǐng)域的微震系統(tǒng)與工業(yè)微震監(jiān)測(cè)系統(tǒng)相比，仍有許多不同。首先，傳統(tǒng)的工業(yè)微震監(jiān)測(cè)系統(tǒng)，監(jiān)測(cè)點(diǎn)并不太多，因此在信號(hào)處理的高速性上要求較低。但是應(yīng)用將微震系統(tǒng)應(yīng)用在安防領(lǐng)域時(shí)，需要布置大量的監(jiān)控點(diǎn)才能達(dá)到實(shí)時(shí)高效監(jiān)測(cè)地區(qū)安全性的目的。此時(shí)，由于存在大數(shù)據(jù)量的信號(hào)需要傳輸，傳統(tǒng)的單載波通信傳輸體制已經(jīng)不再適用，采用新的多載波傳輸體制勢(shì)在必行。雖然基于微弱地震波的安防監(jiān)測(cè)主要通過傳感器來感應(yīng)地面或地下目標(biāo)的活動(dòng)，屬于一種隱蔽的被動(dòng)探測(cè)方法，具有很多優(yōu)點(diǎn)。但是目前工業(yè)領(lǐng)域使用的微震監(jiān)測(cè)系統(tǒng)，在傳感器與中央處理器之間的信息傳輸沒有加密，如果在安防領(lǐng)域繼續(xù)這樣使用，微震信號(hào)很容易被不法分子模擬，從而造成安防監(jiān)控的隱患。另一方面，在民用通信領(lǐng)域中采用多載波技術(shù)已經(jīng)實(shí)現(xiàn)了無線高速傳輸，都得到了廣泛的關(guān)注和研究。目前，應(yīng)用最廣泛的多載波技術(shù)是正交頻分復(fù)用技術(shù)(OrthogonalFrequency Division Multiplex, OFDM)。該技術(shù)已被很多高速寬帶無線數(shù)字通信系統(tǒng)采納，如LTE，DVB等。OFDM是多載波技術(shù)中的一種特例，該技術(shù)通過在時(shí)域采用矩形脈沖來成型濾波，各子信道的頻譜為Sinc函數(shù)，其特點(diǎn)是子信道頻譜相互重疊且正交。該技術(shù)的另外一個(gè)特點(diǎn)是在每個(gè)符號(hào)之間添加了循環(huán)前綴(Cyclic Prefix, CP)，該CP長(zhǎng)度超過信道沖激響應(yīng)時(shí)，能有效的對(duì)抗頻率選擇性衰落。但是如果直接將OFDM引入到安防微震數(shù)據(jù)高速傳輸系統(tǒng)中，又會(huì)出現(xiàn)信息不安全的情況，使得安防系統(tǒng)容易被不法分子侵入。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是在安防微震系統(tǒng)中，利用分?jǐn)?shù)階傅里葉變換同時(shí)進(jìn)行高速實(shí)時(shí)加密通信和信號(hào)的預(yù)處理，在保證通信高速傳輸和安全性的同時(shí)，提高信息傳輸?shù)目煽啃浴?br> [0005]本發(fā)明提出了一種可以在安防領(lǐng)域應(yīng)用的，采用加入分?jǐn)?shù)階傅里葉變換的正交頻分復(fù)用系統(tǒng)的微震無線高速傳輸方法。該方法的實(shí)現(xiàn)步驟如圖1所示為:1、計(jì)算出當(dāng)前的傳輸環(huán)境參數(shù)，進(jìn)行得到取最優(yōu)的分?jǐn)?shù)階次；2、構(gòu)建基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器；3、將求取的分?jǐn)?shù)階次以擴(kuò)頻加密的方式，作為信息幀頭，與數(shù)據(jù)一起發(fā)送至接收端；4、接收端對(duì)接收到的信號(hào)進(jìn)行解擴(kuò)，求取分?jǐn)?shù)階次；5、利用求取的分?jǐn)?shù)階次，采用相應(yīng)的逆變換，還原信號(hào)。該微震無線高速傳輸方法，加入了分?jǐn)?shù)階后，只有收發(fā)模塊的分?jǐn)?shù)階參數(shù)相同時(shí)，才能解調(diào)出正確的數(shù)據(jù)，可以提高信息的可靠性。
[0006]本發(fā)明還給出了一種安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)的實(shí)施方案。該微震信號(hào)高速傳輸系統(tǒng)分為兩個(gè)部分:安防監(jiān)測(cè)子系統(tǒng)和監(jiān)控中心實(shí)時(shí)監(jiān)測(cè)系統(tǒng)。安防監(jiān)測(cè)子系統(tǒng)包括高性能處理器單元(I)、高速傳輸單元(2)和傳輸控制單元(3)。其中，所述高性能處理器單元(I)自動(dòng)計(jì)算當(dāng)前的信噪比值，調(diào)整調(diào)制的參數(shù)；所述高速傳輸單元(2)包括FPGA處理器電路(2-1)、晶振電路(2-2)、乒乓存儲(chǔ)電路(2_3)、DA電路(2_4)和放大器電路(2-5)，其中乒乓存儲(chǔ)電路(2-3)將采集數(shù)據(jù)進(jìn)行緩存，保證數(shù)據(jù)不丟失，F(xiàn)PGA處理器電路(2-1)在晶振電路(2-2)提供的時(shí)鐘上進(jìn)行程序的運(yùn)行，主要完成根據(jù)CPLD處理器電路(3-1)傳送過來的參數(shù)調(diào)制原始數(shù)據(jù)，并將調(diào)制參數(shù)以擴(kuò)頻方式加密，作為信息幀頭，將數(shù)據(jù)打包發(fā)送，打包后的數(shù)據(jù)輸出給DA電路(2-4)，將數(shù)字信號(hào)模擬化，并將模擬信號(hào)輸出給放大器電路(2-5)提供需要信號(hào)的輸出端；所述傳輸控制單元(3)包括CPLD處理器電路(3-1)和外觸發(fā)器接口電路(3-2)，通過外觸發(fā)器接口電路(3-2)可以連接外部GPS等外設(shè)，進(jìn)行系統(tǒng)的定位，CPLD處理器電路(3-1)負(fù)責(zé)將高性能處理器單元(I)自動(dòng)計(jì)算的調(diào)制參數(shù)傳輸給高速傳輸單元(2);監(jiān)控中心實(shí)時(shí)監(jiān)測(cè)系統(tǒng)包括數(shù)據(jù)接收單元(4)和監(jiān)測(cè)軟件單元(5)，所述數(shù)據(jù)接收單元(4)包括放大器電路(4-1)、AD電路(4-2)、FPGA接收機(jī)電路(4-3)、晶振電路(4-4)、乒乓存儲(chǔ)電路(4-5)和USB傳輸電路(4_6)，模擬信號(hào)輸入給放大器電路(4-1)對(duì)接受信號(hào)進(jìn)行放大，補(bǔ)償傳輸?shù)乃p；之后輸入到AD電路(4-2)對(duì)信號(hào)進(jìn)行數(shù)字化；FPGA接收機(jī)電路(4-3)在晶振電路(4-4)提供的時(shí)鐘上進(jìn)行程序的運(yùn)行，程序負(fù)責(zé):擴(kuò)頻幀頭的解擴(kuò)，根據(jù)解擴(kuò)出的分?jǐn)?shù)階階次進(jìn)行數(shù)據(jù)的調(diào)，輸出解調(diào)后的數(shù)據(jù)，控制乒乓存儲(chǔ)電路中數(shù)據(jù)的輸出時(shí)序，以SLAVE-FIF0的形式與USB傳輸電路(4_6)進(jìn)行接口 ；乒乓存儲(chǔ)電路(4-5)將解調(diào)后的數(shù)據(jù)進(jìn)行緩存，并在FPGA的控制下，以一定的格式輸出給USB傳輸電路，保證數(shù)據(jù)不丟失；USB傳輸電路通過USB2.0協(xié)議，將數(shù)據(jù)輸入給監(jiān)測(cè)軟件單元(5)，由監(jiān)控軟件系統(tǒng)進(jìn)行實(shí)時(shí)報(bào)警。
[0007]本發(fā)明的特征在于，將分?jǐn)?shù)階傅里葉變換引入到了安防微震系統(tǒng)的通信系統(tǒng)中。這樣做具有以下優(yōu)點(diǎn):1.信號(hào)在分?jǐn)?shù)階傅里葉域是并行傳輸?shù)?，有效提高了信?hào)的傳輸速率，最高傳輸速率為100Mbps，可同時(shí)傳輸1024個(gè)采集板所采集的數(shù)據(jù)；2.充分利用不同階次的分?jǐn)?shù)階傅里葉變換是正交的這個(gè)特性，提高分?jǐn)?shù)階傅里葉變換通信的信息保密性，保證系統(tǒng)的安全性。
[0008]本發(fā)明的特征在于，采用高性能處理器單元(I)針對(duì)采集的微震數(shù)據(jù)求取了地震數(shù)據(jù)的最優(yōu)階次。在最優(yōu)分?jǐn)?shù)階變換域中，噪聲與信號(hào)的分離性比單純的時(shí)域或頻域都要好，利用該變換可以提高信號(hào)的信噪比。將最優(yōu)的分?jǐn)?shù)階次以擴(kuò)頻加密的方式，發(fā)送至接收端，可以在保證信號(hào)傳輸保密條件下，達(dá)到最佳的信噪分離。
[0009]優(yōu)選的，所述的高速傳輸單元⑵中的FPGA處理器電路(2-1)主要由EP3C10E144I7組成，EP3C10E144I7為Altera公司生產(chǎn)的Cyclone III系統(tǒng)的芯片，具有低成本、低功耗的特點(diǎn)。在FPGA內(nèi)部將晶振電路(2-2)產(chǎn)生的50MHz的時(shí)鐘信號(hào)，在FPGA內(nèi)部將時(shí)鐘倍頻至IOOMHz，對(duì)數(shù)據(jù)進(jìn)行處理。
[0010]優(yōu)選的，所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，在高速傳輸單元(2)中的FPGA處理器電路(2-1)實(shí)現(xiàn)了調(diào)制參數(shù)擴(kuò)頻加密器、基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器。FPGA程序的實(shí)現(xiàn)步驟為:1、將獲得的采集數(shù)據(jù)進(jìn)行BPSK映射，并完成數(shù)據(jù)的串并轉(zhuǎn)換；2、獲得高性能處理器單元I計(jì)算出的分?jǐn)?shù)階次，進(jìn)行分?jǐn)?shù)階傅里葉變換，構(gòu)建基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器；3、將求取的分?jǐn)?shù)階次以擴(kuò)頻方式加密，作為調(diào)制后數(shù)據(jù)的幀頭，與數(shù)據(jù)一起發(fā)送至接收端。其中，基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器由:控制模塊、計(jì)算模塊和存儲(chǔ)器組成?？刂颇K對(duì)各個(gè)環(huán)節(jié)進(jìn)行總體控制，其主要組成部分是一個(gè)狀態(tài)機(jī)，根據(jù)各處理環(huán)節(jié)反饋的標(biāo)志信號(hào)進(jìn)行狀態(tài)切換，并給出產(chǎn)生RAM1、RAM2、ROM的讀寫地址；計(jì)算模塊:包括分?jǐn)?shù)階傅里葉變換的運(yùn)算單元和相應(yīng)的系數(shù)乘法模塊；存儲(chǔ)器:保存RAM1、RAM2、ROM等個(gè)部分，RAMU RAM2交替存儲(chǔ)、計(jì)算數(shù)據(jù)，ROM存儲(chǔ)分?jǐn)?shù)階傅里葉變換的旋轉(zhuǎn)因子。RAMl和RAM2都采用有兩套地址線的雙口 RAM資源，可以同時(shí)讀/寫兩個(gè)數(shù)據(jù)，因此流水線結(jié)構(gòu)跑起來之后，平均一個(gè)時(shí)鐘周期即可完成一次運(yùn)算。RAMl和RAM2完全對(duì)稱，讀數(shù)和寫數(shù)以乒乓形式在兩個(gè)RAM間交替進(jìn)行。為節(jié)省FPGA的RAM資源，F(xiàn)FT在計(jì)算過程中會(huì)對(duì)中間計(jì)算結(jié)果進(jìn)行防止溢出處理，不同的處理方法對(duì)捕獲結(jié)果影響很大，這里做具體分析。為防止溢出，本發(fā)明在實(shí)現(xiàn)時(shí)，采用四舍五入的方法，對(duì)數(shù)據(jù)進(jìn)行同比例收縮，然后將收縮后結(jié)果量化為整數(shù)。
[0011]優(yōu)選的，所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，為了避免由于高速傳輸造成數(shù)據(jù)丟失的現(xiàn)象，采用乒乓存儲(chǔ)電路(2-3)進(jìn)行數(shù)據(jù)交替快速輸入與輸出。乒乓存儲(chǔ)電路(2-3)用兩塊大容量的Flash芯片組成。在傳輸過程中，將采集數(shù)據(jù)在乒乓存儲(chǔ)電路(2-3)內(nèi)部中進(jìn)行緩存輸入的同時(shí)，乒乓存儲(chǔ)電路(2-3)的另外緩存可以同步將數(shù)據(jù)輸出到FPGA處理器電路(2-1)的存儲(chǔ)器內(nèi)，這樣對(duì)乒乓存儲(chǔ)電路(2-3)兩塊內(nèi)部緩存輸入和輸出可以同步交替進(jìn)行，有效避免采集數(shù)據(jù)的丟失現(xiàn)象。
[0012]優(yōu)選的，所述的傳輸控制單元(3)是由CPLD處理器電路(3-1)分別連高性能處理器單元(I)和高速傳輸單元(2)，將高性能處理器單元(I)計(jì)算得到的傳輸參數(shù)傳輸給高速傳輸單元(2)，并控制各微震采集板的數(shù)據(jù)有序的寫入FLASH中，控制傳輸?shù)倪M(jìn)行。傳輸控制單元最多可與1024個(gè)采集板連接，將1024個(gè)采集板的數(shù)據(jù)并行傳輸。
[0013]優(yōu)選的，所述的數(shù)據(jù)接收單元⑷中的FPGA接收機(jī)電路(4-3)實(shí)現(xiàn)了信息同步模塊、調(diào)制參數(shù)擴(kuò)頻解密、基于分?jǐn)?shù)階傅里葉變換的解復(fù)用器以及與USB芯片通信的SLAVEFIFO控制邏輯。其中USB芯片通信的SLAVEFIF0控制邏輯是一個(gè)相對(duì)獨(dú)立的輸出模塊。FPGA程序中同步、解擴(kuò)、基于分?jǐn)?shù)階傅里葉變換的解復(fù)用器的實(shí)現(xiàn)步驟為:1、將數(shù)字化后的接收數(shù)據(jù)進(jìn)行同步操作，包括幀同步、定時(shí)同步和頻率同步等；2、將數(shù)據(jù)的幀頭進(jìn)行解擴(kuò)操作，獲得分?jǐn)?shù)階處理的階次信息；3、逆分?jǐn)?shù)階傅里葉變換，構(gòu)建基于分?jǐn)?shù)階傅里葉變換的信息解復(fù)用器；4、完成數(shù)據(jù)的并串轉(zhuǎn)換，并進(jìn)行BPSK解映射。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明提供的方法具有以下優(yōu)點(diǎn):
[0015]其一:在微震監(jiān)測(cè)系統(tǒng)中加入基于分?jǐn)?shù)階傅里葉變換的信號(hào)傳輸方法，具有加密的作用，能有效的提高系統(tǒng)的安全性，使得微震監(jiān)測(cè)系統(tǒng)可以在安防領(lǐng)域可靠運(yùn)用。
[0016]其二:微震信號(hào)在分?jǐn)?shù)階傅里葉域是并行傳輸?shù)模行岣吡诵盘?hào)的傳輸速率，使得微震監(jiān)測(cè)系統(tǒng)在安防領(lǐng)域運(yùn)用時(shí)，更具有信息的實(shí)時(shí)性，有效地對(duì)犯罪活動(dòng)進(jìn)行打擊。
[0017]其三:通過對(duì)接收信號(hào)進(jìn)行分析，選擇最優(yōu)的分?jǐn)?shù)階次，以達(dá)到最佳的信噪分離效果ο[0018]其四:傳送調(diào)制參數(shù)時(shí)，使用擴(kuò)頻信號(hào)對(duì)參數(shù)進(jìn)行加密，進(jìn)一步提高了系統(tǒng)的安全性。
【專利附圖】

【附圖說明】
[0019]圖1為本發(fā)明方法的流程圖。
[0020]圖2為本發(fā)明技術(shù)方案的總體結(jié)構(gòu)方框圖。
[0021]圖3是具有高速保密功能的基于FRFT的OFDM無線傳輸?shù)腇PGA發(fā)送模塊實(shí)現(xiàn)框圖。
[0022]圖4是具有高速保密功能的基于FRFT的OFDM無線傳輸?shù)腇PGA接收模塊實(shí)現(xiàn)框圖。
【具體實(shí)施方式】
[0023]下面將結(jié)合附圖詳細(xì)描述本發(fā)明的【具體實(shí)施方式】。
[0024]圖1示出了本發(fā)明方法的流程圖。參考圖1，本發(fā)明可以提供一種在安防領(lǐng)域應(yīng)用的，采用加入分?jǐn)?shù)階傅里葉變換的正交頻分復(fù)用系統(tǒng)的微震無線高速傳輸方法。該方法的實(shí)現(xiàn)步驟為:1、計(jì)算出當(dāng)前的傳輸環(huán)境參數(shù)，進(jìn)行得到取最優(yōu)的分?jǐn)?shù)階次；2、構(gòu)建基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器；3、將求取的分?jǐn)?shù)階次以擴(kuò)頻加密的方式，作為信息幀頭，與數(shù)據(jù)一起發(fā)送至接收端；4、接收端對(duì)接收到的信號(hào)進(jìn)行解擴(kuò)，求取分?jǐn)?shù)階次；5、利用求取的分?jǐn)?shù)階次，采用相應(yīng)的逆變換，還原信號(hào)。該微震無線高速傳輸方法，加入了分?jǐn)?shù)階后，只有收發(fā)模塊的分?jǐn)?shù)階參數(shù)相同時(shí)，才能解調(diào)出正確的數(shù)據(jù)，可以提高信息的可靠性。
[0025]圖2示出了本發(fā)明技術(shù)方案的總體結(jié)構(gòu)方框圖。參考圖2，本發(fā)明給出了一種安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)的實(shí)施方案。該微震信號(hào)高速傳輸系統(tǒng)分為兩個(gè)部分:安防監(jiān)測(cè)子系統(tǒng)和監(jiān)控中心實(shí)時(shí)監(jiān)測(cè)系統(tǒng)；安防監(jiān)測(cè)子系統(tǒng)包括高性能處理器單元(I)、高速傳輸單元(2)和傳輸控制單元(3)。其中，所述高性能處理器單元(I)自動(dòng)計(jì)算當(dāng)前的信噪比值，調(diào)整調(diào)制的參數(shù)；所述高速傳輸單元(2)包括FPGA處理器電路(2-1)、晶振電路(2-2)、乒乓存儲(chǔ)電路(2-3)、DA電路(2-4)和放大器電路(2_5)，其中乒乓存儲(chǔ)電路(2_3)將采集數(shù)據(jù)進(jìn)行緩存，保證數(shù)據(jù)不丟失，F(xiàn)PGA處理器電路(2-1)在晶振電路(2-2)提供的時(shí)鐘上進(jìn)行程序的運(yùn)行，主要完成根據(jù)CPLD處理器電路(3-1)傳送過來的參數(shù)調(diào)制原始數(shù)據(jù)，并將調(diào)制參數(shù)以擴(kuò)頻方式加密，作為信息幀頭，將數(shù)據(jù)打包發(fā)送，打包后的數(shù)據(jù)輸出給DA電路(2-4)，將數(shù)字信號(hào)模擬化，并將模擬信號(hào)輸出給放大器電路(2-5)提供需要信號(hào)的輸出端；所述傳輸控制單元(3)包括CPLD處理器電路(3-1)和外觸發(fā)器接口電路(3-2)，通過外觸發(fā)器接口電路(3-2)可以連接外部GPS等外設(shè)，進(jìn)行系統(tǒng)的定位，CPLD處理器電路(3-1)負(fù)責(zé)將高性能處理器單元(I)自動(dòng)計(jì)算的調(diào)制參數(shù)傳輸給高速傳輸單元(2);監(jiān)控中心實(shí)時(shí)監(jiān)測(cè)系統(tǒng)包括數(shù)據(jù)接收單元(4)和監(jiān)測(cè)軟件單元(5)，所述數(shù)據(jù)接收單元(4)包括放大器電路(4-1)、AD電路(4-2)、FPGA接收機(jī)電路(4_3)、晶振電路(4_4)、乒乓存儲(chǔ)電路(4-5)和USB傳輸電路(4-6)，模擬信號(hào)輸入給放大器電路(4-1)對(duì)接受信號(hào)進(jìn)行放大，補(bǔ)償傳輸?shù)乃p；之后輸入到AD電路(4-2)對(duì)信號(hào)進(jìn)行數(shù)字化；FPGA接收機(jī)電路(4_3)在晶振電路(4-4)提供的時(shí)鐘上進(jìn)行程序的運(yùn)行，程序負(fù)責(zé):擴(kuò)頻幀頭的解擴(kuò)，根據(jù)解擴(kuò)出的分?jǐn)?shù)階階次進(jìn)行數(shù)據(jù)的調(diào)，輸出解調(diào)后的數(shù)據(jù)，控制乒乓存儲(chǔ)電路中數(shù)據(jù)的輸出時(shí)序，以SLAVE-FIFO的形式與USB傳輸電路(4_6)進(jìn)行接口 ；乒乓存儲(chǔ)電路(4_5)將解調(diào)后的數(shù)據(jù)進(jìn)行緩存，并在FPGA的控制下，以一定的格式輸出給USB傳輸電路，保證數(shù)據(jù)不丟失；USB
傳輸電路通過USB2.0協(xié)議，將數(shù)據(jù)輸入給監(jiān)測(cè)軟件單元(5)，由監(jiān)控軟件系統(tǒng)進(jìn)行實(shí)時(shí)報(bào)
m
目O
[0026]優(yōu)選的，所述高性能處理器單元I可以根據(jù)當(dāng)前的信噪比自動(dòng)的計(jì)算調(diào)制參數(shù)，保證最優(yōu)的傳輸方式。
[0027]優(yōu)選的，為了提高采集速度，高速傳輸單元2采用乒乓存儲(chǔ)電路(2-3)實(shí)現(xiàn)數(shù)據(jù)高速采集、傳遞的交替進(jìn)行。即在傳輸過程中，當(dāng)采集卡在對(duì)乒乓存儲(chǔ)電路內(nèi)部緩存進(jìn)行輸入的同時(shí)，乒乓存儲(chǔ)電路的另外緩存可以同步將數(shù)據(jù)輸出到FPGA發(fā)送電路的存儲(chǔ)器內(nèi)，這樣對(duì)乒乓存儲(chǔ)電路兩塊內(nèi)部緩存輸入和輸出可以同步交替進(jìn)行，有效避免傳輸數(shù)據(jù)的丟失現(xiàn)象。
[0028]優(yōu)選的，所述的加入了 FRFT的OFDM無線高速傳輸系統(tǒng)在不法分子無法得知調(diào)制的參數(shù)時(shí)，是不能進(jìn)行信息的竊聽或模擬的，可以保證信號(hào)的傳輸保密性。
[0029]圖3示出了本發(fā)明高速傳輸單元2中FPGA的詳細(xì)設(shè)計(jì)方框圖，在FPGA中實(shí)現(xiàn)了調(diào)制參數(shù)擴(kuò)頻加密器、基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器。FPGA程序的實(shí)現(xiàn)步驟為:
[0030]第一步:將獲得的采集數(shù)據(jù)進(jìn)行BPSK映射，并完成數(shù)據(jù)的串并轉(zhuǎn)換。
[0031]第二步:獲得高性能處理器單元I計(jì)算出的分?jǐn)?shù)階次，進(jìn)行分?jǐn)?shù)階傅里葉變換，構(gòu)建基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器。
[0032]第三步:將求取的分?jǐn)?shù)階次以擴(kuò)頻方式加密，作為調(diào)制后數(shù)據(jù)的幀頭，與數(shù)據(jù)一起發(fā)送至接收端。
[0033]其中，基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器由:控制模塊、計(jì)算模塊和存儲(chǔ)器組成?？刂颇K對(duì)各個(gè)環(huán)節(jié)進(jìn)行總體控制，其主要組成部分是一個(gè)狀態(tài)機(jī)，根據(jù)各處理環(huán)節(jié)反饋的標(biāo)志信號(hào)進(jìn)行狀態(tài)切換，并給出產(chǎn)生RAM1、RAM2、R0M的讀寫地址；計(jì)算模塊:包括分?jǐn)?shù)階傅里葉變換的運(yùn)算單元和相應(yīng)的系數(shù)乘法模塊；存儲(chǔ)器:保存RAMl、RAM2、ROM等個(gè)部分，RAMU RAM2交替存儲(chǔ)、計(jì)算數(shù)據(jù)，ROM存儲(chǔ)分?jǐn)?shù)階傅里葉變換的旋轉(zhuǎn)因子。RAMl和RAM2都采用有兩套地址線的雙口 RAM資源，可以同時(shí)讀/寫兩個(gè)數(shù)據(jù)，因此流水線結(jié)構(gòu)跑起來之后，平均一個(gè)時(shí)鐘周期即可完成一次運(yùn)算。RAMl和RAM2完全對(duì)稱，讀數(shù)和寫數(shù)以乒乓形式在兩個(gè)RAM間交替進(jìn)行。為節(jié)省FPGA的RAM資源，F(xiàn)FT在計(jì)算過程中會(huì)對(duì)中間計(jì)算結(jié)果進(jìn)行防止溢出處理，不同的處理方法對(duì)捕獲結(jié)果影響很大，這里做具體分析。為防止溢出，通常的做法是對(duì)數(shù)據(jù)進(jìn)行同比例收縮，然后將收縮后結(jié)果量化為整數(shù)。定點(diǎn)制的量化處理一般有兩種方式:一是直接截尾，第二種方式是四舍五入。直接截尾的方法雖然更易于硬件處理，但這種量化實(shí)際上是將量化為小于等于原值的最大整數(shù)，這相當(dāng)于對(duì)計(jì)算結(jié)果人為地加入了一定的低頻分量。因此本發(fā)明在實(shí)現(xiàn)時(shí)，采用四舍五入的方法。
[0034]圖4示出了本發(fā)明數(shù)據(jù)接收單元4中FPGA的詳細(xì)設(shè)計(jì)方框圖，在FPGA中實(shí)現(xiàn)了信息同步模塊、調(diào)制參數(shù)擴(kuò)頻解密、基于分?jǐn)?shù)階傅里葉變換的解復(fù)用器以及與USB芯片通信的SLAVE FIFO控制邏輯。其中USB芯片通信的SLAVE FIFO控制邏輯是一個(gè)相對(duì)獨(dú)立的輸出模塊。FPGA程序中同步、解擴(kuò)、基于分?jǐn)?shù)階傅里葉變換的解復(fù)用器的實(shí)現(xiàn)步驟為:[0035]第一步:將數(shù)字化后的接收數(shù)據(jù)進(jìn)行同步操作，包括幀同步、定時(shí)同步和頻率同步
坐寸O
[0036]第二步:將數(shù)據(jù)的幀頭進(jìn)行解擴(kuò)操作，獲得分?jǐn)?shù)階處理的階次信息。
[0037]第三步:逆分?jǐn)?shù)階傅里葉變換，構(gòu)建基于分?jǐn)?shù)階傅里葉變換的信息解復(fù)用器。
[0038]第四步:完成數(shù)據(jù)的并串轉(zhuǎn)換，并進(jìn)行BPSK解映射。
[0039]其中基于分?jǐn)?shù)階傅里葉變換的解復(fù)用器結(jié)構(gòu)與圖3中的基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器的處理結(jié)構(gòu)相同，只是處理時(shí)的系數(shù)不同，因此不再重復(fù)。
【權(quán)利要求】
1.一種安防領(lǐng)域中的微震無線高速傳輸方法，其特征在于，其中的無線高速傳輸體制采用加入分?jǐn)?shù)階傅里葉變換的正交頻分復(fù)用系統(tǒng)。該方法的實(shí)現(xiàn)如下:1、計(jì)算出當(dāng)前的傳輸環(huán)境參數(shù)，進(jìn)行得到取最優(yōu)的分?jǐn)?shù)階次；2、構(gòu)建基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器；3、將求取的分?jǐn)?shù)階次以擴(kuò)頻加密的方式，作為信息幀頭，與數(shù)據(jù)一起發(fā)送至接收端；4、接收端對(duì)接收到的信號(hào)進(jìn)行解擴(kuò)，求取分?jǐn)?shù)階次；5、利用求取的分?jǐn)?shù)階次，采用相應(yīng)的逆變換，還原信號(hào)。
2.根據(jù)權(quán)利要求1所述的安防領(lǐng)域中的微震無線高速傳輸方法，加入了分?jǐn)?shù)階后，只有收發(fā)模塊的分?jǐn)?shù)階參數(shù)相同時(shí)，才能解調(diào)出正確的數(shù)據(jù)，可以提高信息的可靠性。
3.一種安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，其特征在于，該微震信號(hào)高速傳輸系統(tǒng)分為兩個(gè)部分:安防監(jiān)測(cè)子系統(tǒng)和監(jiān)控中心實(shí)時(shí)監(jiān)測(cè)系統(tǒng)；安防監(jiān)測(cè)子系統(tǒng)包括高性能處理器單元(I)、高速傳輸單元(2)和傳輸控制單元(3)。其中，所述高性能處理器單元(I)自動(dòng)計(jì)算當(dāng)前的信噪比值，調(diào)整調(diào)制的參數(shù)；所述高速傳輸單元(2)包括FPGA處理器電路(2-1)、晶振電路(2-2)、乒乓存儲(chǔ)電路(2-3)、DA電路(2_4)和放大器電路(2_5)，其中乒乓存儲(chǔ)電路(2-3)將采集數(shù)據(jù)進(jìn)行緩存，保證數(shù)據(jù)不丟失，F(xiàn)PGA處理器電路(2-1)在晶振電路(2-2)提供的時(shí)鐘上進(jìn)行程序的運(yùn)行，主要完成根據(jù)CPLD處理器電路(3-1)傳送過來的參數(shù)調(diào)制原始數(shù)據(jù)，并將調(diào)制參數(shù)以擴(kuò)頻方式加密，作為信息幀頭，將數(shù)據(jù)打包發(fā)送，打包后的數(shù)據(jù)輸出給DA電路(2-4)，將數(shù)字信號(hào)模擬化，并將模擬信號(hào)輸出給放大器電路(2-5)提供需要信號(hào)的輸出端；所述傳輸控制單元(3)包括CPLD處理器電路(3-1)和外觸發(fā)器接口電路(3-2)，通過外觸發(fā)器接口電路(3-2)可以連接外部GPS等外設(shè)，進(jìn)行系統(tǒng)的定位，CPLD處理器電路(3-1)負(fù)責(zé)將高性能處理器單元(I)自動(dòng)計(jì)算的調(diào)制參數(shù)傳輸給高速傳輸單元(2);監(jiān)控中心實(shí)時(shí)監(jiān)測(cè)系統(tǒng)包括數(shù)據(jù)接收單元(4)和監(jiān)測(cè)軟件單元(5)，所述數(shù)據(jù)接收單元⑷包括放大器電路(4-1)、AD電路(4-2)、FPGA接收機(jī)電路(4-3)、晶振電路(4-4)、乒兵存儲(chǔ)電路(4-5)和USB傳輸電路(4-6),模擬信號(hào)輸入給放大器電路(4-1)對(duì)接受信號(hào)進(jìn)行放大，補(bǔ)償傳輸?shù)乃p；之后輸入到AD電路(4-2)對(duì)信號(hào)進(jìn)行數(shù)字化；FPGA接收機(jī)電路(4-3)在晶振電路(4-4)提供的時(shí)鐘 上進(jìn)行程序的運(yùn)行，程序負(fù)責(zé):擴(kuò)頻幀頭的解擴(kuò)，根據(jù)解擴(kuò)出的分?jǐn)?shù)階階次進(jìn)行數(shù)據(jù)的調(diào)，輸出解調(diào)后的數(shù)據(jù)，控制乒乓存儲(chǔ)電路中數(shù)據(jù)的輸出時(shí)序，以SLAVE-FIFO的形式與USB傳輸電路(4_6)進(jìn)行接口 ；乒乓存儲(chǔ)電路(4_5)將解調(diào)后的數(shù)據(jù)進(jìn)行緩存，并在FPGA的控制下，以一定的格式輸出給USB傳輸電路，保證數(shù)據(jù)不丟失；USB傳輸電路通過USB2.0協(xié)議，將數(shù)據(jù)輸入給監(jiān)測(cè)軟件單元(5)，由監(jiān)控軟件系統(tǒng)進(jìn)行實(shí)時(shí)報(bào)警。
4.根據(jù)權(quán)利要求3所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，其特征在于，高性能處理器單元(I)針對(duì)當(dāng)前采集數(shù)據(jù)中的噪聲和信號(hào)的情況，計(jì)算當(dāng)前的信噪比值，自動(dòng)調(diào)整分?jǐn)?shù)階傅里葉變換的分?jǐn)?shù)階次。
5.根據(jù)權(quán)利要求3所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，其特征在于，高速傳輸單元(2)中的FPGA處理器電路(2-1)主要由EP3C10E144I7組成，EP3C10E144I7為Altera公司生產(chǎn)的Cyclone III系統(tǒng)的芯片，具有低成本、低功耗的特點(diǎn)。在FPGA內(nèi)部將晶振電路(2-2)產(chǎn)生的50MHz的時(shí)鐘信號(hào)，在FPGA內(nèi)部將時(shí)鐘倍頻至100MHz，對(duì)數(shù)據(jù)進(jìn)行處理。
6.根據(jù)權(quán)利要求3所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，其特征在于，在高速傳輸單元(2)中的FPGA處理器電路(2-1)中實(shí)現(xiàn)了調(diào)制參數(shù)擴(kuò)頻加密器、基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器，F(xiàn)PGA程序的實(shí)現(xiàn)步驟為:1.將獲得的采集數(shù)據(jù)進(jìn)行BPSK映射，并完成數(shù)據(jù)的串并轉(zhuǎn)換、2.獲得高性能處理器單元I計(jì)算出的分?jǐn)?shù)階次，進(jìn)行分?jǐn)?shù)階傅里葉變換，構(gòu)建基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器、3.將求取的分?jǐn)?shù)階次以擴(kuò)頻方式加密，作為調(diào)制后數(shù)據(jù)的幀頭，與數(shù)據(jù)一起發(fā)送至接收端；其中，基于分?jǐn)?shù)階傅里葉變換的多路并行傳輸復(fù)用器由:控制模塊、計(jì)算模塊和存儲(chǔ)器組成；控制模塊對(duì)各個(gè)環(huán)節(jié)進(jìn)行總體控制，其主要組成部分是一個(gè)狀態(tài)機(jī)，根據(jù)各處理環(huán)節(jié)反饋的標(biāo)志信號(hào)進(jìn)行狀態(tài)切換，并給出產(chǎn)生RAM1、RAM2、R0M的讀寫地址；計(jì)算模塊:包括分?jǐn)?shù)階傅里葉變換的運(yùn)算單元和相應(yīng)的系數(shù)乘法模塊；存儲(chǔ)器:保存RAMl、RAM2、ROM等個(gè)部分，RAMl、RAM2交替存儲(chǔ)、計(jì)算數(shù)據(jù)，ROM存儲(chǔ)分?jǐn)?shù)階傅里葉變換的旋轉(zhuǎn)因子；RAM1和RAM2都采用有兩套地址線的雙口 RAM資源，可以同時(shí)讀/寫兩個(gè)數(shù)據(jù)，因此流水線結(jié)構(gòu)跑起來之后，平均一個(gè)時(shí)鐘周期即可完成一次運(yùn)算；RAM1和RAM2完全對(duì)稱，讀數(shù)和寫數(shù)以乒乓形式在兩個(gè)RAM間交替進(jìn)行。為節(jié)省FPGA的RAM資源，F(xiàn)FT在計(jì)算過程中會(huì)對(duì)中間計(jì)算結(jié)果進(jìn)行防止溢出處理，本發(fā)明在實(shí)現(xiàn)時(shí)，采用四舍五入的方法，對(duì)數(shù)據(jù)進(jìn)行同比例收縮，然后將收縮后結(jié)果量化為整數(shù)。
7.根據(jù)權(quán)利要求3所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，為了避免由于高速傳輸造成數(shù)據(jù)丟失的現(xiàn)象，采用乒乓存儲(chǔ)電路(2-3)進(jìn)行數(shù)據(jù)交替快速輸入與輸出；乒乓存儲(chǔ)電路(2-3)用兩塊大容量的Flash芯片組成；在傳輸過程中，將采集數(shù)據(jù)在乒乓存儲(chǔ)電路(2-3)內(nèi)部中進(jìn)行緩存輸入的同時(shí)，乒乓存儲(chǔ)電路(2-3)的另外緩存可以同步將數(shù)據(jù)輸出到FPGA處理器電路(2-1)的存儲(chǔ)器內(nèi)，這樣對(duì)乒乓存儲(chǔ)電路(2-3)兩塊內(nèi)部緩存輸入和輸出可以同步交替進(jìn)行，有效避免采集數(shù)據(jù)的丟失現(xiàn)象。
8.根據(jù)權(quán)利要求3所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，其特征在于，傳輸控制單元⑶是由CPLD處理器電路(3-1)分別連高性能處理器單元⑴和高速傳輸單元⑵，將高性能處理器單元(I)計(jì)算得到的傳輸參數(shù)傳輸給高速傳輸單元(2)，并控制各微震采集板的數(shù)據(jù)有序的寫入FLA SH中，控制傳輸?shù)倪M(jìn)行；傳輸控制單元最多可與1024個(gè)采集板連接，將1024個(gè)采集板的數(shù)據(jù)并行傳輸。
9.根據(jù)權(quán)利要求3所述的安防領(lǐng)域中的微震無線高速傳輸系統(tǒng)，其特征在于，數(shù)據(jù)接收單元(4)中的FPGA接收機(jī)電路(4-3)實(shí)現(xiàn)了信息同步模塊、調(diào)制參數(shù)擴(kuò)頻解密、基于分?jǐn)?shù)階傅里葉變換的解復(fù)用器以及與USB芯片通信的SLAVE FIFO控制邏輯；其中USB芯片通信的SLAVE FIFO控制邏輯是一個(gè)相對(duì)獨(dú)立的輸出模塊；FPGA程序中同步、解擴(kuò)、基于分?jǐn)?shù)階傅里葉變換的解復(fù)用器的實(shí)現(xiàn)步驟為:1.將數(shù)字化后的接收數(shù)據(jù)進(jìn)行同步操作，包括幀同步、定時(shí)同步和頻率同步等、2.將數(shù)據(jù)的幀頭進(jìn)行解擴(kuò)操作，獲得分?jǐn)?shù)階處理的階次信息、3.逆分?jǐn)?shù)階傅里葉變換，構(gòu)建基于分?jǐn)?shù)階傅里葉變換的信息解復(fù)用器、4.完成數(shù)據(jù)的并串轉(zhuǎn)換，并進(jìn)行BPSK解映射。
【文檔編號(hào)】H04L5/00GK103546261SQ201210238457
【公開日】2014年1月29日 申請(qǐng)日期:2012年7月10日 優(yōu)先權(quán)日:2012年7月10日
【發(fā)明者】彭蘇萍, 鄭晶, 梁?jiǎn)? 申請(qǐng)人:中國(guó)礦業(yè)大學(xué)(北京), 彭蘇萍, 鄭晶