專(zhuān)利名稱(chēng)：一種用于高速鐵路應(yīng)答器信息透明傳輸?shù)能壟噪娮友b置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及控制領(lǐng)域，尤其涉及一種用于高速鐵路應(yīng)答器信息透明傳輸?shù)能壟噪娮友b置。
背景技術(shù)：
軌旁電子裝置，簡(jiǎn)稱(chēng)LEU(Lineside Electronic Unit),是一種滿足中國(guó)列車(chē)運(yùn)行控制系統(tǒng)(簡(jiǎn)稱(chēng)CTCS, Chinese Train Control System)技術(shù)規(guī)范的點(diǎn)式信息傳輸設(shè)備。如圖I所示，LEU設(shè)備主要用來(lái)實(shí)時(shí)接收TCC(Train Control Center,列控中心)傳送的數(shù)據(jù)報(bào)文，處理后安全可靠的將其發(fā)送給有源應(yīng)答器，實(shí)現(xiàn)車(chē)——地?cái)?shù)據(jù)的安全傳輸。ATP (Automatic Train Protection,列車(chē)自動(dòng)保護(hù)裝置)根據(jù)接收到的應(yīng)答器信息控制行 車(chē)?，F(xiàn)有技術(shù)方案I :LEU包括A、B兩套系統(tǒng)，每個(gè)系統(tǒng)內(nèi)部包括雙套處理器，處理器采用ニ取ニ結(jié)構(gòu)。其中一套發(fā)生故障，可以通過(guò)手動(dòng)切換控制，切換到另外ー套無(wú)故障的系統(tǒng)。安全校驗(yàn)機(jī)制采用雙CPU進(jìn)行ニ取ニ比較的方式，兩個(gè)CPU的硬件和程序相同?，F(xiàn)有技術(shù)方案2 LEU采用單處理器結(jié)構(gòu)，數(shù)據(jù)的安全校驗(yàn)機(jī)制采用CPU回讀比較的方式，安全輸出的控制采用靜態(tài)信號(hào)控制。現(xiàn)有技術(shù)中，主要有以下不足I、安全校驗(yàn)機(jī)制是通過(guò)CPU進(jìn)行ニ取ニ比較的方式實(shí)現(xiàn)，不能防護(hù)共因失效；2、如果應(yīng)用于雙機(jī)熱備的TCC，當(dāng)TCC主備切換吋，LEU需要手動(dòng)切換，降低了產(chǎn)品可用性。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是如何實(shí)現(xiàn)應(yīng)答器報(bào)文數(shù)據(jù)的透明傳輸，并且加強(qiáng)了設(shè)備的安全性。為了解決上述問(wèn)題，本發(fā)明提供了ー種軌旁電子裝置，包括應(yīng)答器接ロ模塊；還包括主控模塊，用于將從列控中心接收應(yīng)答器報(bào)文數(shù)據(jù)，緩存所述應(yīng)答器報(bào)文數(shù)據(jù)后將其從并行數(shù)據(jù)分別轉(zhuǎn)換為第一、第二路串行數(shù)據(jù)；將所述第一、第二路串行數(shù)據(jù)再分別轉(zhuǎn)換為第一、第二路并行數(shù)據(jù)；如果所述第一、第二路并行數(shù)據(jù)都和緩存的應(yīng)答器報(bào)文數(shù)據(jù)相同，且所述第一、第二路串行數(shù)據(jù)彼此相同，則發(fā)送所述第一、第二路串行數(shù)據(jù)中的任一路給所述應(yīng)答器接ロ模塊；所述應(yīng)答器接ロ模塊用于將從所述主控模塊接收的第一或第二路串行數(shù)據(jù)轉(zhuǎn)化為和應(yīng)答器匹配的模擬信號(hào)后輸出給應(yīng)答器。進(jìn)ー步地，所述主控模塊包括
轉(zhuǎn)換單元，包括第一、第二、第三、第四轉(zhuǎn)換單元；安全輸出單元；處理器，用于接收并緩存所述應(yīng)答器報(bào)文數(shù)據(jù)，然后發(fā)送給所述第一、第二轉(zhuǎn)換單元;所述第一、第二轉(zhuǎn)換單元分別用于將所述應(yīng)答器報(bào)文數(shù)據(jù)從并行數(shù)據(jù)轉(zhuǎn)換為第一、第二路串行數(shù)據(jù)；所述第三、第四轉(zhuǎn)換單元分別用于將所述第一、第二路串行數(shù)據(jù)轉(zhuǎn)換為第一、第二路并行數(shù)據(jù)；所述處理器還用于比較所述第一、第二路并行數(shù)據(jù)是否都和緩存的應(yīng)答器報(bào)文數(shù)據(jù)相同，如果相同則發(fā)出第一信號(hào)給所述安全輸出單元； 所述安全輸出單元用于比較所述第一、第二路串行數(shù)據(jù)是否相同，如果相同且收到所述第一信號(hào)吋，將所述第一、第二路串行數(shù)據(jù)中的任一路發(fā)送給所述應(yīng)答器接ロ模塊。進(jìn)ー步地，所述安全輸出單元包括開(kāi)關(guān)子単元；一個(gè)或多個(gè)比較子単元，各比較子單元分別與所述第一、第二轉(zhuǎn)換單元相連，并發(fā)送第一、第二路串行數(shù)據(jù)中的一路給所述開(kāi)關(guān)子単元；比較子單元中的一個(gè)還用于比較所述第一、第二路串行數(shù)據(jù)是否相同，如果相同則發(fā)送第二信號(hào)給所述開(kāi)關(guān)子単元；所述開(kāi)關(guān)子単元與所述比較子単元、處理器及應(yīng)答器接ロ模塊相連；用于當(dāng)接到所述第一信號(hào)且收到所述第二信號(hào)時(shí)，將從所述比較子單元收到的第一或第二路串行數(shù)據(jù)發(fā)送給所述應(yīng)答器接ロ模塊。進(jìn)ー步地，所述第一、第二、第三、第四轉(zhuǎn)換單元為現(xiàn)場(chǎng)可編程門(mén)陣列；所述比較子単元為復(fù)雜可編程邏輯器件；所述第一、第二信號(hào)為第一、第二路動(dòng)態(tài)脈沖信號(hào)。進(jìn)ー步地，所述開(kāi)關(guān)子単元包括與門(mén)、一個(gè)或多個(gè)開(kāi)關(guān)觸點(diǎn)；所述與門(mén)的兩個(gè)輸入端分別接收所述第一、第二信號(hào)，當(dāng)兩個(gè)輸入端都接收到信號(hào)時(shí)輸出使能信號(hào)；各所述開(kāi)關(guān)觸點(diǎn)和所述比較子単元一一對(duì)應(yīng)，各所述開(kāi)關(guān)觸點(diǎn)的輸入端分別從所對(duì)應(yīng)的比較子單元接收第一或第二串行數(shù)據(jù)，輸出端連接所述應(yīng)答器接ロ模塊；各開(kāi)關(guān)觸點(diǎn)當(dāng)且僅當(dāng)收到所述使能信號(hào)時(shí)，輸入端和輸出端之間連通。進(jìn)ー步地，所述CPLD比較所述第一、第二路串行數(shù)據(jù)時(shí)將兩路數(shù)據(jù)按位比較。進(jìn)ー步地，所述主控模塊通過(guò)兩個(gè)獨(dú)立的以太網(wǎng)連接分別連接列控中心的主系統(tǒng)和備系統(tǒng)。進(jìn)ー步地，所述應(yīng)答器接ロ模塊包括8. 82Kz正弦波發(fā)生電路，用于接收主控模塊輸出的串行數(shù)據(jù)并產(chǎn)生8. 82Kz的階梯狀載頻信號(hào)；Cl接ロ電路，用于將主控模塊輸出的串行數(shù)據(jù)及時(shí)鐘信號(hào)采用DBPL編碼轉(zhuǎn)換成編碼信號(hào)，該信號(hào)稱(chēng)為Cl信號(hào)；C6接ロ電路，用于接收所述8. 82Κζ的階梯狀載頻信號(hào)并濾波、放大、升壓后產(chǎn)生正弦波信號(hào)，該信號(hào)稱(chēng)為C6信號(hào)；
幅度調(diào)制變壓器，用于將Cl信號(hào)和C6信號(hào)形成幅度調(diào)制信號(hào)后，輸出給應(yīng)答器。進(jìn)ー步地，Cl接ロ電路包括DBPL編碼電路，用于對(duì)主控模塊發(fā)送的564Kbit/s的串行數(shù)據(jù)進(jìn)行編碼，在時(shí)鐘信號(hào)的下降沿采集信號(hào)數(shù)據(jù)，編碼后輸出的報(bào)文信號(hào)在時(shí)鐘信號(hào)的上升沿同歩；推挽放大電路，用于對(duì)DBPL編碼后的報(bào)文信號(hào)進(jìn)行功率放大；補(bǔ)償電路，用于對(duì)功率放大后的信號(hào)進(jìn)行補(bǔ)償。進(jìn)ー步地，所述8. 82KHz正弦波發(fā)生電路包括CPLD、移位寄存器； 晶振，用于向所述8. 82KHz正弦波發(fā)生電路中各CPLD提供54. 19MHz的系統(tǒng)時(shí)鐘
信號(hào);所述CPLD經(jīng)過(guò)分頻得到兩個(gè)頻率的時(shí)鐘信號(hào)，141. 12KHz的時(shí)鐘信號(hào)和8. 82KHz的時(shí)鐘信號(hào)；將141. 12KHz的時(shí)鐘信號(hào)作為所述移位寄存器的采樣時(shí)鐘，8. 82KHz作為所述移位寄存器的輸入；所述移位寄存器的8位輸出分別接特定阻值的電阻，輸出階梯狀載頻信號(hào)，頻率為8. 82KHz，幅值為5V。本發(fā)明的技術(shù)方案改進(jìn)了安全校驗(yàn)機(jī)制，通過(guò)CPU輸出的兩路數(shù)據(jù)相互比較、回讀比較、按位比較的方式提高了產(chǎn)品安全性；安全輸出的控制采用動(dòng)態(tài)脈沖的控制方式，提高了產(chǎn)品安全性；能實(shí)現(xiàn)應(yīng)答器報(bào)文數(shù)據(jù)的透明傳輸，即在傳輸過(guò)程中，對(duì)外界透明，不對(duì)數(shù)據(jù)內(nèi)容進(jìn)行處理，只負(fù)責(zé)將需要傳送的數(shù)據(jù)傳送到目的節(jié)點(diǎn)，同時(shí)保證傳輸?shù)馁|(zhì)量。本發(fā)明的優(yōu)化方案中，LEU設(shè)備通過(guò)兩個(gè)獨(dú)立的物理通道分別與TCC的主系、備系進(jìn)行連接，接收應(yīng)答器報(bào)文數(shù)據(jù)，當(dāng)上級(jí)TCC進(jìn)行主備切換吋，與之相連的LEU設(shè)備可通過(guò)切換物理通道來(lái)實(shí)現(xiàn)自動(dòng)切換。


圖I是現(xiàn)有的軌旁電子裝置的連接示意簡(jiǎn)圖；圖2是實(shí)施例一中軌旁電子裝置的工作連接方式示意圖；圖3是實(shí)施例一的例子中的軌旁電子裝置的示意框圖；圖4是實(shí)施例一中例子的軌旁電子裝置的接ロ示意圖；圖5是實(shí)施例一中例子的軌旁電子裝置的通道示意圖；圖6是實(shí)施例一中例子的軌旁電子裝置的處理邏輯示意圖。圖7是實(shí)施例一中應(yīng)答器接ロ模塊的示意框圖；圖8是實(shí)施例一中DBPL編碼電路的編碼時(shí)序不意圖；圖9是實(shí)施例一中C1_0UT信號(hào)波形示意圖；圖10是實(shí)施例一中階梯狀載頻信號(hào)波形示意圖；圖11是實(shí)施例一中正弦信號(hào)波形示意圖；圖12是實(shí)施例一中C6_0UT信號(hào)波形示意圖。
具體實(shí)施例方式下面將結(jié)合附圖及實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行更詳細(xì)的說(shuō)明。
需要說(shuō)明的是，如果不沖突，本發(fā)明實(shí)施例以及實(shí)施例中的各個(gè)特征可以相互結(jié)合，均在本發(fā)明的保護(hù)范圍之內(nèi)。實(shí)施例一，ー種軌旁電子裝置，包括應(yīng)答器接ロ模塊主控模塊，用于將從列控中心接收應(yīng)答器報(bào)文數(shù)據(jù)，緩存所述應(yīng)答器報(bào)文數(shù)據(jù)后將其從并行數(shù)據(jù)分別轉(zhuǎn)換為第一、第二路串行數(shù)據(jù)；將所述第一、第二路串行數(shù)據(jù)再分別轉(zhuǎn)換為第一、第二路并行數(shù)據(jù)；如果所述第一、第二路并行數(shù)據(jù)都和緩存的應(yīng)答器報(bào)文數(shù)據(jù)相同，且所述第一、第二路串行數(shù)據(jù)彼此相同，則發(fā)送所述第一、第二路串行數(shù)據(jù)中的任一路給所述應(yīng)答器接ロ模塊；所述應(yīng)答器接ロ模塊用于將從所述主控模塊接收的第一或第二路串行數(shù)據(jù)轉(zhuǎn)化為和應(yīng)答器匹配的模擬信號(hào)后輸出給應(yīng)答器。本實(shí)施例中，所述主控模塊是LEU控制的核心模塊，提供以太網(wǎng)接ロ的硬件資源， 并給應(yīng)答器接ロ提供相應(yīng)的報(bào)文數(shù)據(jù)和時(shí)鐘信號(hào)。所述主控模塊可以通過(guò)自帶的以太網(wǎng)接ロ接收TCC的數(shù)據(jù)信息，還可以用于把LEU的狀態(tài)信息反饋給TCC。所述應(yīng)答器接ロ模塊還可以用于將電纜狀態(tài)等信息轉(zhuǎn)化為數(shù)字信號(hào)傳送給所述主控模塊。本實(shí)施例的LEU可利用硬件系統(tǒng)安全、可靠地實(shí)現(xiàn)各個(gè)功能需求。軟件分層設(shè)計(jì)可分為應(yīng)用層、平臺(tái)層。應(yīng)用層主要實(shí)現(xiàn)功能、應(yīng)用層協(xié)議、安全邏輯處理，是硬件無(wú)關(guān)部分；平臺(tái)層是硬件管理接ロ函數(shù)，以及以太網(wǎng)絡(luò)協(xié)議的實(shí)現(xiàn)。本實(shí)施例中，所述主控模塊具體可以包括轉(zhuǎn)換單元，包括第一、第二、第三、第四轉(zhuǎn)換單元；安全輸出單元；處理器，用于接收并緩存所述應(yīng)答器報(bào)文數(shù)據(jù)，然后發(fā)送給所述第一、第二轉(zhuǎn)換單元;所述第一、第二轉(zhuǎn)換單元分別用于將所述應(yīng)答器報(bào)文數(shù)據(jù)從并行數(shù)據(jù)轉(zhuǎn)換為第一、第二路串行數(shù)據(jù)；所述第三、第四轉(zhuǎn)換單元分別用于將所述第一、第二路串行數(shù)據(jù)轉(zhuǎn)換為第一、第二路并行數(shù)據(jù)；所述處理器還用于比較所述第一、第二路并行數(shù)據(jù)是否都和緩存的應(yīng)答器報(bào)文數(shù)據(jù)相同，如果相同則發(fā)出第一信號(hào)給所述安全輸出單元；所述安全輸出單元用于比較所述第一、第二路串行數(shù)據(jù)是否相同，如果相同且收到所述第一信號(hào)吋，將所述第一、第二路串行數(shù)據(jù)中的任一路發(fā)送給所述應(yīng)答器接ロ模塊。也可以采用其它具體結(jié)構(gòu)實(shí)現(xiàn)本實(shí)施例的主控模塊。本實(shí)施例中，報(bào)文發(fā)送機(jī)制是保證報(bào)文的串行化、發(fā)送的正確性的控制過(guò)程，本實(shí)施例的報(bào)文發(fā)送機(jī)制提供兩路并轉(zhuǎn)串通道，每路并轉(zhuǎn)串都有串轉(zhuǎn)并回讀校驗(yàn)的閉合回路，報(bào)文發(fā)送機(jī)制采用雙比較回讀的機(jī)制。本實(shí)施例中，所述處理器可以采用外置的緩存(比如一個(gè)閃存)來(lái)保存所述應(yīng)答器報(bào)文數(shù)據(jù)。本實(shí)施例中，安全輸出單元具體可以包括開(kāi)關(guān)子単元；一個(gè)或多個(gè)比較子単元，各比較子單元分別與所述第一、第二轉(zhuǎn)換單元相連，并發(fā)送第一、第二路串行數(shù)據(jù)中的一路給所述開(kāi)關(guān)子単元；比較子單元中的一個(gè)還用于比較所述第一、第二路串行數(shù)據(jù)是否相同，如果相同則發(fā)送第二信號(hào)給所述開(kāi)關(guān)子単元；所述開(kāi)關(guān)子単元與所述比較子単元、處理器及應(yīng)答器接ロ模塊相連；用于當(dāng)接到所述第一信號(hào)且收到所述第二信號(hào)時(shí)，將從所述比較子單元收到的第一或第二路串行數(shù)據(jù)發(fā)送給所述應(yīng)答器接ロ模塊。也可以采用其它具體結(jié)構(gòu)實(shí)現(xiàn)本實(shí)施例的安全輸出單元。本實(shí)施例中，軌旁電子裝置同時(shí)連接幾個(gè)應(yīng)答器時(shí)，就有幾個(gè)比較子単元，這樣當(dāng)LEU連接多個(gè)應(yīng)答器時(shí)，可為每個(gè)應(yīng)答 器単獨(dú)進(jìn)行報(bào)文數(shù)據(jù)的比較，而第一、第二、第三、第四轉(zhuǎn)換單元可以是共用的，這樣可以節(jié)省成本。本實(shí)施例中，所述處理器可以但不限于為CPU ;所述第一、第二、第三、第四轉(zhuǎn)換單元可以但不限于均為FPGA(Field-Programmable Gate Array,即現(xiàn)場(chǎng)可編程門(mén)陣列)；所述比較子單?？梢缘幌抻跒镃PLD (Complex Programmable Logic Device,復(fù)雜可編程邏輯器件)；所述第一、第二信號(hào)可以但不限于為第一、第二路動(dòng)態(tài)脈沖信號(hào)。本實(shí)施例中，所述開(kāi)關(guān)子単元可以但不限于包括與門(mén)、一個(gè)或多個(gè)開(kāi)關(guān)觸點(diǎn)；所述與門(mén)的兩個(gè)輸入端分別接收所述第一、第二信號(hào)，當(dāng)兩個(gè)輸入端都接收到信號(hào)時(shí)輸出使能信號(hào)；也就是當(dāng)兩個(gè)輸入端都收到動(dòng)態(tài)脈沖信號(hào)時(shí)，輸出端才會(huì)輸出高電平；各所述開(kāi)關(guān)觸點(diǎn)和所述比較子単元一一對(duì)應(yīng)，各所述開(kāi)關(guān)觸點(diǎn)的輸入端分別從所對(duì)應(yīng)的比較子單元接收第一或第二串行數(shù)據(jù)，輸出端連接所述應(yīng)答器接ロ模塊；各開(kāi)關(guān)觸點(diǎn)當(dāng)且僅當(dāng)收到所述使能信號(hào)時(shí)，輸入端和輸出端之間連通。也可以采用其它具體結(jié)構(gòu)實(shí)現(xiàn)本實(shí)施例的開(kāi)關(guān)子單元。本實(shí)施例中，軌旁電子裝置同時(shí)連接幾個(gè)應(yīng)答器吋，就有幾個(gè)開(kāi)關(guān)觸點(diǎn)，各開(kāi)關(guān)觸點(diǎn)和比較子單元是一一對(duì)應(yīng)相連的，各開(kāi)關(guān)觸點(diǎn)和應(yīng)答器接ロ模塊中的應(yīng)答器接ロ也是一一對(duì)應(yīng)相連，也就是說(shuō)，各組相連的比較子單元和開(kāi)關(guān)觸點(diǎn)和各連接在本LEU上的應(yīng)答器一一對(duì)應(yīng)，各組分別為對(duì)應(yīng)的應(yīng)答器輸出一路串行數(shù)據(jù)。本實(shí)施例中，所述CPLD比較所述第一、第二路串行數(shù)據(jù)時(shí)可將兩路數(shù)據(jù)做“相與”的比較，即按位比較。本實(shí)施例中LEU的ー種工作連接方式如圖2所示，LEU可以和應(yīng)答器I、應(yīng)答器2、應(yīng)答器3、應(yīng)答器4分別通過(guò)C接ロ相連，和TCC通過(guò)S接ロ相連，TCC包括主系統(tǒng)(圖2中的TCC A)和備系統(tǒng)(圖2中的TCC B)，通過(guò)診斷口和PC(個(gè)人電腦)相連，通過(guò)電源ロ連接直流4V電源；其中S接ロ是LEU和列控中心(TCC)的接ロ，列控中心與每ー個(gè)LEU間通過(guò)IOMbps以太網(wǎng)的雙通道冗余方式連接。C接ロ是LEU與SW Balise (Switchable Balise，有源應(yīng)答器)的接ロ，用來(lái)發(fā)送報(bào)文信息到有源應(yīng)答器。診斷ロ可周期向外部發(fā)送內(nèi)部的工作狀態(tài)信息，可以方便維護(hù)、維修；通過(guò)診斷接ロ可以燒寫(xiě)LEU的ID (標(biāo)識(shí))和默認(rèn)報(bào)文。LEU通過(guò)S接ロ接收TCC數(shù)據(jù)，在內(nèi)部對(duì)數(shù)據(jù)進(jìn)行報(bào)文數(shù)據(jù)的拆分、校驗(yàn)等處理，再通過(guò)FPGA和CPLD完成并行到串行數(shù)據(jù)的轉(zhuǎn)換處理，通過(guò)應(yīng)答器接ロ模塊把報(bào)文數(shù)據(jù)發(fā)送到相應(yīng)的應(yīng)答器上，在數(shù)據(jù)流的中間設(shè)定安全輸出電路，在控制條件不滿足輸出條件的前提下切斷對(duì)外部的輸出，保證故障安全原則。當(dāng)與TCC通信中斷吋，LEU向應(yīng)答器發(fā)送自身存儲(chǔ)的默認(rèn)報(bào)文信息。本實(shí)施例的ー個(gè)具體例子中，LEU的結(jié)構(gòu)如圖3所示，包括主控模塊和應(yīng)答器接ロ模塊，兩者之間以總線BUS相連；所述主控模塊通過(guò)兩個(gè)獨(dú)立的以太網(wǎng)連接分別連接列控中心的主系統(tǒng)和備系統(tǒng)，通過(guò)診斷口和PC機(jī)相連；應(yīng)答器接ロ模塊通過(guò)C接ロ分別和應(yīng)答器I、應(yīng)答器2、應(yīng)答器3、應(yīng)答器4相連；還包括電源模塊，用于為主控模塊和應(yīng)答器接ロ模塊提供匹配的電能。該例子中的各接ロ如圖4所示，該例子中的主控模塊的處理器為CPU，還包括一個(gè)FLASH，第一轉(zhuǎn)換單元FPGAl、第二轉(zhuǎn)換單元FPGA2、第三轉(zhuǎn)換單元FPGA3、第四轉(zhuǎn)換單元FPGA4、四個(gè)比較子單元CPLD1、CPLD2、CPLD3、CPLD4，以及開(kāi)關(guān)子單元。
主控模塊還包括三個(gè)以太網(wǎng)控制器，提供三個(gè)以太網(wǎng)接ロ(其中兩個(gè)作為與TCC通信的通道，另ー個(gè)作為診斷ロ)，各以太網(wǎng)控制器包括串聯(lián)的以太網(wǎng)電路、保護(hù)電路和連接器RJ45，通信速度lOMbit/s。所述電源模塊包括串聯(lián)的電源接ロ、保護(hù)電路和電源電路，電源接口和外部的DC24V電源連接，電源電路向所有電路提供電能。應(yīng)答器接ロ模塊包括保護(hù)電路和4個(gè)應(yīng)答器輸出接ロ，輸出564. 48Kbit/s串行報(bào)文數(shù)據(jù)流。該例子中，主控模塊還包括4個(gè)應(yīng)答器采集接ロ，輸入有車(chē)占用、電纜開(kāi)路、電纜短路等電平信號(hào)，經(jīng)過(guò)邏輯轉(zhuǎn)化后通過(guò)CPU外部總線輸入給CPU。LEU還包括LED電路，CPU通過(guò)CPU外部總線及保護(hù)電路和LED電路相連，控制該LED電路。CPU通過(guò)自身總線對(duì)各以太網(wǎng)接ロ、FLASH (實(shí)現(xiàn)報(bào)文存儲(chǔ)功能)、LED電路(當(dāng)作模塊自身的一部分)直接操作。各保護(hù)電路主要起到隔離、EMC(電磁兼容性)防護(hù)的作用。該例子中的主控模塊原理如圖5所示，以太網(wǎng)接ロ輸出的應(yīng)答器報(bào)文數(shù)據(jù)通過(guò)CPU、各轉(zhuǎn)換單元、比較子單元、開(kāi)關(guān)子単元將應(yīng)答器報(bào)文數(shù)據(jù)轉(zhuǎn)化為四路串行數(shù)據(jù)，傳送給應(yīng)答器接ロ。首先CPU通過(guò)與TCC相連的以太網(wǎng)控制器A、以太網(wǎng)控制器B提供的以太網(wǎng)接ロ-1和以太網(wǎng)接ロ-2接收應(yīng)答器報(bào)文數(shù)據(jù)，CPU和以太網(wǎng)控制器之間為通道A ;然后CPU通過(guò)總線將數(shù)據(jù)發(fā)送給FPGAl和FPGA3，F(xiàn)PGA1和FPGA3分別對(duì)接收到的數(shù)據(jù)進(jìn)行并行轉(zhuǎn)串行的處理。在串行輸出的同時(shí)，分別將串行數(shù)據(jù)送入FPGA2和FPGA4，經(jīng)過(guò)FPGA2和FPGA4對(duì)回讀的數(shù)據(jù)再做串行轉(zhuǎn)并行的處理，處理后送給CPU ；CPU和各FPGA之間為通道B。CPU收到回讀的并行數(shù)據(jù)后，與自身緩沖區(qū)中之前發(fā)送出去的數(shù)據(jù)進(jìn)行比較，如果比較一致，CPU則向開(kāi)關(guān)子單元發(fā)送第一路動(dòng)態(tài)脈沖信號(hào)。第一、第二路串行數(shù)據(jù)從FPGA1、FPGA3傳輸?shù)礁鰿PLD，各CPLD從中選擇一路串行數(shù)據(jù)發(fā)送給開(kāi)關(guān)子單元；FPGA彼此之間、及FPGA和CPLD之間為通道C。CPLD4(也可以采用其它CPLD)將兩路串行數(shù)據(jù)做“相與”的比較，即按位比較。如果兩路串行數(shù)據(jù)按位比較結(jié)果為相同，CPLD4則向開(kāi)關(guān)子單元發(fā)送第二路動(dòng)態(tài)脈沖信號(hào)。兩路動(dòng)態(tài)脈沖信號(hào)都輸入開(kāi)關(guān)子單元后，開(kāi)關(guān)子単元打開(kāi)輸出通道，也就是閉合各開(kāi)關(guān)觸點(diǎn)，允許串行數(shù)據(jù)輸出，反之，切斷應(yīng)答器信號(hào)輸出通道，系統(tǒng)輸出導(dǎo)向安全側(cè)。該功能實(shí)現(xiàn)了故障導(dǎo)向安全的工作機(jī)制。雙比較回讀的機(jī)制的根本原則，是保障數(shù)據(jù)在傳輸過(guò)程中的每個(gè)傳輸通道都是安全的，或者說(shuō)都是可檢測(cè)的，以太網(wǎng)接口和CPU的通道A、CPU和FPGA傳輸通道B、FPGA和CPLD傳輸通道C這三個(gè)通道都需要比較機(jī)制。以太網(wǎng)接口和CPU的通道A通過(guò)數(shù)據(jù)傳輸過(guò)程中的校驗(yàn)(SACEM校驗(yàn))保證通道
安全；CPU和FPGA的通道B通過(guò)兩路數(shù)據(jù)回讀比較保證通道安全；FPGA和CPLD的通道C通過(guò)按位比較保證通道傳輸?shù)陌踩浴?
如圖6所示，該例子中，處理器將應(yīng)答器報(bào)文數(shù)據(jù)保存于以太網(wǎng)接ロ緩沖區(qū)，按照毎次4X 128字節(jié)來(lái)發(fā)送應(yīng)答器報(bào)文數(shù)據(jù)給第一、第三轉(zhuǎn)換單元，第一、第三轉(zhuǎn)換單元進(jìn)行并轉(zhuǎn)串處理后分別發(fā)送給第二、第四轉(zhuǎn)換單元，并發(fā)送給比較子単元；這四個(gè)轉(zhuǎn)換單元的處理容量也是4X128字節(jié)。第二、第四轉(zhuǎn)換單元進(jìn)行串轉(zhuǎn)并處理后返回給處理器，處理器保存于回讀緩沖區(qū)，將其校驗(yàn)碼和以太網(wǎng)接ロ緩沖區(qū)中的校驗(yàn)碼比較，得到比較結(jié)果輸出給開(kāi)關(guān)子単元。比較子單元將第一、第三轉(zhuǎn)換單元輸入的兩路數(shù)據(jù)中的一路輸出給開(kāi)關(guān)子単元，并對(duì)兩路數(shù)據(jù)進(jìn)行按位比較，得到一個(gè)比較結(jié)果也輸出給開(kāi)關(guān)子単元；開(kāi)關(guān)子単元當(dāng)收到的兩個(gè)比較結(jié)果均為“相同”時(shí)將數(shù)據(jù)輸出給應(yīng)答器接ロ模塊。透明傳輸?shù)奶幚磉^(guò)程有兩個(gè)一是將數(shù)據(jù)正確地出送給并轉(zhuǎn)串機(jī)制；ニ是保證并轉(zhuǎn)串過(guò)程的正確性。處理器通過(guò)以太網(wǎng)接ロ接收到報(bào)文和其校驗(yàn)碼，并將其保存在以太網(wǎng)接ロ緩沖區(qū)中，然后將報(bào)文發(fā)送到兩個(gè)獨(dú)立的并轉(zhuǎn)串単元中進(jìn)行轉(zhuǎn)化，兩個(gè)單元轉(zhuǎn)化的結(jié)果發(fā)送到按位比較單元進(jìn)行比較，與此同時(shí)，將轉(zhuǎn)化的結(jié)果經(jīng)過(guò)兩個(gè)獨(dú)立的串轉(zhuǎn)并單元反解后送回處理器(回讀緩沖區(qū))，以太網(wǎng)接ロ緩沖區(qū)與回讀緩沖區(qū)是獨(dú)立的。回讀后的報(bào)文經(jīng)過(guò)校驗(yàn)算法計(jì)算出校驗(yàn)碼與以太網(wǎng)接ロ緩沖區(qū)的校驗(yàn)碼進(jìn)行比較。處理器比較的結(jié)果和按位比較的結(jié)果都正確的情況下才能允許安全輸出。本實(shí)施例中，應(yīng)答器接ロ模塊作為應(yīng)答器設(shè)備的接ロ模塊，主要用于接收主控模塊發(fā)送的轉(zhuǎn)換為串行數(shù)據(jù)的應(yīng)答器報(bào)文數(shù)據(jù)和時(shí)鐘信息，經(jīng)過(guò)DBPL編碼后發(fā)送至有源應(yīng)答器。本實(shí)施例中，應(yīng)答器接ロ模塊如圖7所示，具體可以包括8. 82Kz正弦波發(fā)生電路，用于接收主控模塊輸出的串行數(shù)據(jù)并產(chǎn)生8. 82Κζ的階梯狀載頻信號(hào)；Cl接ロ電路，用于將主控模塊輸出的串行數(shù)據(jù)及時(shí)鐘信號(hào)采用DBPL (Differential Bi-Phase Level)編碼轉(zhuǎn)換成安全性較高的編碼信號(hào)，該信號(hào)稱(chēng)為Cl
信號(hào);C6接ロ電路，用于接收所述8.82KZ的階梯狀載頻信號(hào)并濾波、放大、升壓后產(chǎn)生正弦波信號(hào)，該信號(hào)稱(chēng)為C6信號(hào)；幅度調(diào)制變壓器，用于將Cl信號(hào)和C6信號(hào)形成幅度調(diào)制信號(hào)后，輸出給應(yīng)答器。本實(shí)施例中，Cl接ロ電路具體可以包括DBPL編碼電路，用于對(duì)主控模塊發(fā)送的564Kbit/s的串行數(shù)據(jù)(可稱(chēng)為應(yīng)答器報(bào)文信號(hào))進(jìn)行編碼；如圖8所示，DBPL編碼電路在時(shí)鐘信號(hào)BALISE_CLK_DITITAL的下降沿采集信號(hào)數(shù)據(jù)，從而保證串行數(shù)據(jù)BALISE_MESS_DIGITAL的穩(wěn)定性。編碼后輸出的報(bào)文信號(hào)OUT和N_0UT在時(shí)鐘信號(hào)的上升沿同步，所以輸出信號(hào)有l(wèi)/2Bit的延時(shí)，即ー個(gè)串行數(shù)據(jù) BALISE_CLK_DITITAL 時(shí)鐘周期。推挽放大電路，用于對(duì)DBPL編碼后的報(bào)文信號(hào)進(jìn)行功率放大。在ー個(gè)具體例子中，推挽電路的輸入為經(jīng)過(guò)DBPL編碼后的報(bào)文，幅值為5V，傳輸速率為564. 48Kbit/s ;輸出為經(jīng)過(guò)變壓器放大的C1_0UT信號(hào)，在120 Ω負(fù)載條件下，幅值為14V < Vpp < 18V，傳輸速率為 564. 48Kbit/s。補(bǔ)償電路，用于對(duì)功率放大后的信號(hào)進(jìn)行補(bǔ)償，避免輸出變壓器和濾波線圈飽和。輸出的C1_0UT信號(hào)波形如圖9所示。本實(shí)施例中，所述8. 82KHz正弦波發(fā)生電路產(chǎn)生8. 82KHz載波信號(hào)，對(duì)主控模塊發(fā)送的564. 48Kbit/s的串行數(shù)據(jù)進(jìn)行載頻，具體可以包括·CPLD、移位寄存器；晶振，用于向所述8. 82KHz正弦波發(fā)生電路中各CPLD提供54. 19MHz的系統(tǒng)時(shí)鐘
信號(hào);所述CPLD經(jīng)過(guò)分頻得到兩個(gè)頻率的時(shí)鐘信號(hào)，141. 12KHz的時(shí)鐘信號(hào)和8. 82KHz的時(shí)鐘信號(hào)；將141. 12KHz的時(shí)鐘信號(hào)作為所述移位寄存器的采樣時(shí)鐘，8. 82KHz作為所述移位寄存器的輸入；所述移位寄存器的8位輸出分別接特定阻值的電阻，輸出階梯狀載頻信號(hào)8. 82KHz_0UT，頻率為8. 82KHz，幅值為5V，如圖10所示。在后續(xù)C6接ロ電路中對(duì)該階梯狀的正弦波進(jìn)行濾波、放大處理，從而得到標(biāo)準(zhǔn)的8. 82KHz正弦波。本實(shí)施例中，C6接ロ電路實(shí)現(xiàn)的功能是對(duì)8. 82KHZ階梯狀的載頻信號(hào)進(jìn)行濾波、功率放大，輸出正弦信號(hào)。輸出的正弦信號(hào)見(jiàn)圖11。正弦信號(hào)經(jīng)過(guò)變壓器升壓電路，輸出C6_0UT信號(hào)ー個(gè)具體例子中，C6_0UT信號(hào)在170 Ω負(fù)載情況下，頻率為8. 82KHz、幅值為20V < Vpp < 23V，如圖12所示。該例子中的LEU設(shè)備主要具有以下技術(shù)特點(diǎn)(I) LEU產(chǎn)品具備4個(gè)有源應(yīng)答器的驅(qū)動(dòng)能力；(2)采用冗余的回讀比較機(jī)制、可靠的校驗(yàn)技術(shù)，實(shí)現(xiàn)對(duì)安全數(shù)據(jù)的完整性檢查，保證信息傳輸?shù)陌踩燃?jí)；符合EN50126、EN50128、EN50129相關(guān)歐洲標(biāo)準(zhǔn)，其安全完整性等級(jí)達(dá)到SIL4級(jí)；(3)同應(yīng)答器相連接的C接ロ滿足歐洲規(guī)范FFFIS Subset-036中技術(shù)要求；(4)與有源應(yīng)答器間采用專(zhuān)用屏蔽電纜進(jìn)行連接，傳輸長(zhǎng)度最長(zhǎng)支持3. 5km,電纜檢測(cè)長(zhǎng)度最大距離為2. 5Km ；(5)信號(hào)傳輸與極性無(wú)關(guān)，即交換兩根輸入引線不影響數(shù)據(jù)接收；(6)具備系統(tǒng)狀態(tài)、功能以及報(bào)警等的狀態(tài)指示燈；(7)具備電源檢測(cè)、網(wǎng)絡(luò)檢測(cè)，通道檢測(cè)，應(yīng)答器短路、開(kāi)路、列車(chē)通過(guò)狀態(tài)等相應(yīng)檢測(cè)功能；(8)具備便捷的診斷接ロ，可隨時(shí)對(duì)設(shè)備進(jìn)行檢查；當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變 形都應(yīng)屬于本發(fā)明的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.ー種軌旁電子裝置，包括應(yīng)答器接ロ模塊； 其特征在于，還包括 主控模塊，用于將從列控中心接收應(yīng)答器報(bào)文數(shù)據(jù)，緩存所述應(yīng)答器報(bào)文數(shù)據(jù)后將其從并行數(shù)據(jù)分別轉(zhuǎn)換為第一、第二路串行數(shù)據(jù)；將所述第一、第二路串行數(shù)據(jù)再分別轉(zhuǎn)換為第一、第二路并行數(shù)據(jù)；如果所述第一、第二路并行數(shù)據(jù)都和緩存的應(yīng)答器報(bào)文數(shù)據(jù)相同，且所述第一、第二路串行數(shù)據(jù)彼此相同，則發(fā)送所述第一、第二路串行數(shù)據(jù)中的任一路給所述應(yīng)答器接ロ模塊； 所述應(yīng)答器接ロ模塊用于將從所述主控模塊接收的第一或第二路串行數(shù)據(jù)轉(zhuǎn)化為和應(yīng)答器匹配的模擬信號(hào)后輸出給應(yīng)答器。
2.如權(quán)利要求I所述的軌旁電子裝置，其特征在于，所述主控模塊包括 轉(zhuǎn)換單元，包括第一、第二、第三、第四轉(zhuǎn)換單元； 安全輸出單元； 處理器，用于接收并緩存所述應(yīng)答器報(bào)文數(shù)據(jù)，然后發(fā)送給所述第一、第二轉(zhuǎn)換單元；所述第一、第二轉(zhuǎn)換單元分別用于將所述應(yīng)答器報(bào)文數(shù)據(jù)從并行數(shù)據(jù)轉(zhuǎn)換為第一、第ニ路串行數(shù)據(jù); 所述第三、第四轉(zhuǎn)換單元分別用于將所述第一、第二路串行數(shù)據(jù)轉(zhuǎn)換為第一、第二路并行數(shù)據(jù)； 所述處理器還用于比較所述第一、第二路并行數(shù)據(jù)是否都和緩存的應(yīng)答器報(bào)文數(shù)據(jù)相同，如果相同則發(fā)出第一信號(hào)給所述安全輸出單元； 所述安全輸出單元用于比較所述第一、第二路串行數(shù)據(jù)是否相同，如果相同且收到所述第一信號(hào)吋，將所述第一、第二路串行數(shù)據(jù)中的任一路發(fā)送給所述應(yīng)答器接ロ模塊。
3.如權(quán)利要求2所述的軌旁電子裝置，其特征在于，所述安全輸出單元包括 開(kāi)關(guān)子単元； 一個(gè)或多個(gè)比較子単元，各比較子單元分別與所述第一、第二轉(zhuǎn)換單元相連，并發(fā)送第一、第二路串行數(shù)據(jù)中的一路給所述開(kāi)關(guān)子単元；比較子單元中的一個(gè)還用于比較所述第一、第二路串行數(shù)據(jù)是否相同，如果相同則發(fā)送第二信號(hào)給所述開(kāi)關(guān)子単元； 所述開(kāi)關(guān)子単元與所述比較子単元、處理器及應(yīng)答器接ロ模塊相連；用于當(dāng)接到所述第一信號(hào)且收到所述第二信號(hào)時(shí)，將從所述比較子單元收到的第一或第二路串行數(shù)據(jù)發(fā)送給所述應(yīng)答器接ロ模塊。
4.如權(quán)利要求3所述的軌旁電子裝置，其特征在于 所述第一、第二、第三、第四轉(zhuǎn)換單元為現(xiàn)場(chǎng)可編程門(mén)陣列； 所述比較子単元為復(fù)雜可編程邏輯器件； 所述第一、第二信號(hào)為第一、第二路動(dòng)態(tài)脈沖信號(hào)。
5.如權(quán)利要求3所述的軌旁電子裝置，其特征在于，所述開(kāi)關(guān)子単元包括與門(mén)、ー個(gè)或多個(gè)開(kāi)關(guān)觸點(diǎn)； 所述與門(mén)的兩個(gè)輸入端分別接收所述第一、第二信號(hào)，當(dāng)兩個(gè)輸入端都接收到信號(hào)時(shí)輸出使能信號(hào)； 各所述開(kāi)關(guān)觸點(diǎn)和所述比較子単元一一對(duì)應(yīng)，各所述開(kāi)關(guān)觸點(diǎn)的輸入端分別從所對(duì)應(yīng)的比較子單元接收第一或第二串行數(shù)據(jù)，輸出端連接所述應(yīng)答器接ロ模塊；各開(kāi)關(guān)觸點(diǎn)當(dāng)且僅當(dāng)收到所述使能信號(hào)時(shí)，輸入端和輸出端之間連通。
6.如權(quán)利要求4所述的軌旁電子裝置，其特征在干 所述復(fù)雜可編程邏輯器件比較所述第一、第二路串行數(shù)據(jù)時(shí)將兩路數(shù)據(jù)按位比較。
7.如權(quán)利要求I到6中任一項(xiàng)所述的軌旁電子裝置，其特征在于 所述主控模塊通過(guò)兩個(gè)獨(dú)立的以太網(wǎng)連接分別連接 列控中心的主系統(tǒng)和備系統(tǒng)。
8.如權(quán)利要求I到6中任一項(xiàng)所述的軌旁電子裝置，其特征在于，所述應(yīng)答器接ロ模塊包括8.82Kz正弦波發(fā)生電路，用于接收主控模塊輸出的串行數(shù)據(jù)并產(chǎn)生8. 82Kz的階梯狀載頻信號(hào)； Cl接ロ電路，用于將主控模塊輸出的串行數(shù)據(jù)及時(shí)鐘信號(hào)采用DBPL編碼轉(zhuǎn)換成編碼信號(hào)，該信號(hào)稱(chēng)為Cl信號(hào)； C6接ロ電路，用于接收所述8. 82Kz的階梯狀載頻信號(hào)并濾波、放大、升壓后產(chǎn)生正弦波信號(hào)，該信號(hào)稱(chēng)為C6信號(hào)； 幅度調(diào)制變壓器，用于將Cl信號(hào)和C6信號(hào)形成幅度調(diào)制信號(hào)后，輸出給應(yīng)答器。
9.如權(quán)利要求8所述的軌旁電子裝置，其特征在干，Cl接ロ電路包括 DBPL編碼電路，用于對(duì)主控模塊發(fā)送的564Kbit/s的串行數(shù)據(jù)進(jìn)行編碼，在時(shí)鐘信號(hào)的下降沿采集信號(hào)數(shù)據(jù)，編碼后輸出的報(bào)文信號(hào)在時(shí)鐘信號(hào)的上升沿同步； 推挽放大電路，用于對(duì)DBPL編碼后的報(bào)文信號(hào)進(jìn)行功率放大； 補(bǔ)償電路，用于對(duì)功率放大后的信號(hào)進(jìn)行補(bǔ)償。
10.如權(quán)利要求8所述的軌旁電子裝置，其特征在于，所述8.82KHz正弦波發(fā)生電路包括復(fù)雜可編程邏輯器件、移位寄存器； 晶振，用于向所述8. 82KHz正弦波發(fā)生電路中各復(fù)雜可編程邏輯器件提供54. 19MHz的系統(tǒng)時(shí)鐘信號(hào)； 所述復(fù)雜可編程邏輯器件經(jīng)過(guò)分頻得到兩個(gè)頻率的時(shí)鐘信號(hào)，141. 12KHz的時(shí)鐘信號(hào)和8. 82KHz的時(shí)鐘信號(hào)；將141. 12KHz的時(shí)鐘信號(hào)作為所述移位寄存器的采樣時(shí)鐘，·8.82KHz作為所述移位寄存器的輸入； 所述移位寄存器的8位輸出分別接特定阻值的電阻，輸出階梯狀載頻信號(hào)，頻率為·8.82KHz，幅值為 5V。
全文摘要
本發(fā)明公開(kāi)了一種軌旁電子裝置，包括應(yīng)答器接口模塊；主控模塊，用于將從列控中心接收應(yīng)答器報(bào)文數(shù)據(jù)，緩存所述應(yīng)答器報(bào)文數(shù)據(jù)后將其從并行數(shù)據(jù)分別轉(zhuǎn)換為第一、第二路串行數(shù)據(jù)；將所述第一、第二路串行數(shù)據(jù)再分別轉(zhuǎn)換為第一、第二路并行數(shù)據(jù)；如果所述第一、第二路并行數(shù)據(jù)都和緩存的應(yīng)答器報(bào)文數(shù)據(jù)相同，且所述第一、第二路串行數(shù)據(jù)彼此相同，則發(fā)送所述第一、第二路串行數(shù)據(jù)中的任一路給所述應(yīng)答器接口模塊；所述應(yīng)答器接口模塊用于將從所述主控模塊接收的第一或第二路串行數(shù)據(jù)轉(zhuǎn)化為和應(yīng)答器匹配的模擬信號(hào)后輸出給應(yīng)答器。本發(fā)明能實(shí)現(xiàn)應(yīng)答器報(bào)文數(shù)據(jù)的透明傳輸，并且加強(qiáng)了設(shè)備的安全性。
文檔編號(hào)H04L12/707GK102857366SQ20121018951
公開(kāi)日2013年1月2日 申請(qǐng)日期2012年6月8日 優(yōu)先權(quán)日2012年6月8日
發(fā)明者王連福, 孫寧先, 張平, 謝龍飛, 李明兵, 陳嚴(yán)君, 何春明, 李劍, 李智 申請(qǐng)人:北京和利時(shí)系統(tǒng)工程有限公司