專利名稱：多信道高速收發(fā)機(jī)電路中的通道對(duì)通道時(shí)滯減少的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及多信道數(shù)據(jù)通信，更具體的，涉及補(bǔ)償這種通信中所用的各種通道中的不同信號(hào)傳播延遲量。
背景技術(shù)：
數(shù)據(jù)通信，特別是高速數(shù)據(jù)通信，有時(shí)候是利用若干并行信道或通道來執(zhí)行的，所述并行信道或通道發(fā)端于一個(gè)發(fā)射機(jī)(例如一個(gè)集成電路設(shè)備)，通過一個(gè)通信媒介(例如印刷電路板跡線)，并終結(jié)于一個(gè)接收機(jī)(例如另一個(gè)集成電路設(shè)備)。上述集成電路之一或兩者可以是可編程邏輯器件(PLD)。數(shù)據(jù)串行傳輸于每一個(gè)信道，但在每一個(gè)信道中的數(shù)據(jù)是一個(gè)更大數(shù)據(jù)結(jié)構(gòu)中的一部分，該數(shù)據(jù)結(jié)構(gòu)發(fā)端于發(fā)射機(jī)并且必須被接收機(jī)準(zhǔn)確地重新組裝。這種準(zhǔn)確地重新組裝取決于接收機(jī)的重新組裝電路，該重新組裝電路從各種信道接收數(shù)據(jù)，且在這些信道之間只有某一相對(duì)小的延遲差異量。這種信道間延遲差異可以被稱為時(shí)滯(skew)。存在許多可能的時(shí)滯源?；景l(fā)射機(jī)電路本身可以具有一些時(shí)滯，特別是在這個(gè)電路的封裝部分。在發(fā)射機(jī)和接收機(jī)之間的通信媒介可以是一個(gè)時(shí)滯源。并且接收機(jī)電路 (特別是這個(gè)電路的組裝部分)可以是另一個(gè)時(shí)滯源。對(duì)于一個(gè)接收機(jī)被允許在其輸出信號(hào)中具有多少的時(shí)滯，可以有一個(gè)產(chǎn)品規(guī)格。 因此，希望提供一個(gè)用于發(fā)射機(jī)的電路，其能夠幫助發(fā)射機(jī)滿足這一規(guī)格。同樣地，接收機(jī)電路可以有關(guān)于它能夠忍受多少時(shí)滯的限制，并且增強(qiáng)該電路以允許其接收具有超過該時(shí)滯量的信號(hào)，將增加該接收機(jī)的可用性。

發(fā)明內(nèi)容
本發(fā)明具有能夠用于發(fā)射機(jī)或接收機(jī)電路的特征。根據(jù)本發(fā)明的發(fā)射機(jī)電路包括多個(gè)電路通道或信道。每一個(gè)電路通道傳輸各自的串行數(shù)據(jù)信號(hào)。每一個(gè)電路通道包括可控制延遲電路，其給這個(gè)電路通道中的信號(hào)提供一個(gè)可控制的延遲量，以補(bǔ)償在各種電路通道中的信號(hào)之間的時(shí)滯。根據(jù)本發(fā)明的接收機(jī)電路包括多個(gè)電路信道或通道。每一個(gè)電路通道接收各自的串行數(shù)據(jù)信號(hào)。每一個(gè)電路通道包括可控制延遲電路，其給這個(gè)電路通道中的信號(hào)提供一個(gè)可控制的延遲量，以補(bǔ)償在各種電路通道中的信號(hào)之間的時(shí)滯。如果這個(gè)接收機(jī)電路通道包括⑶R電路，則在每一個(gè)通道中的延遲電路可以是至少部分受到從這個(gè)通道中的⑶R 電路得到的一個(gè)信號(hào)的控制，以使得由延遲電路引起的延遲量至少部分響應(yīng)于該CDR電路檢測(cè)到的數(shù)據(jù)速率的變化。本發(fā)明的其他特征，它的本質(zhì)以及各種優(yōu)點(diǎn)，在附圖和隨后的詳細(xì)描述中將會(huì)更加明顯。


圖1是根據(jù)本發(fā)明的說明性發(fā)射機(jī)電路的一個(gè)簡(jiǎn)化示意框圖。圖2是根據(jù)本發(fā)明的圖1電路的代表性部分的一個(gè)替代性實(shí)施例的一個(gè)簡(jiǎn)化示意框圖。圖3是根據(jù)本發(fā)明的圖1或圖2中所用的組件之一的一個(gè)說明性實(shí)施例的一個(gè)簡(jiǎn)化示意框圖。圖4是圖3中所示的一個(gè)替代性實(shí)施例的一個(gè)簡(jiǎn)化示意框圖。圖5是圖3中所示的另一個(gè)替代性實(shí)施例的一個(gè)簡(jiǎn)化示意框圖。圖6是一個(gè)簡(jiǎn)化示意框圖，其示出了圖1中所示類型電路的代表性部分中的本發(fā)明的一個(gè)可能特征的一個(gè)說明性實(shí)施例。圖7是一個(gè)簡(jiǎn)化示意框圖，其示出了圖1中所示類型電路的代表性部分中的本發(fā)明的另一個(gè)可能特征的一個(gè)說明性實(shí)施例。圖8是根據(jù)本發(fā)明的說明性接收機(jī)電路的一個(gè)簡(jiǎn)化示意框圖。圖9是根據(jù)本發(fā)明的具有可選擇附加物的圖8電路的代表性部分的一個(gè)說明性實(shí)施例的一個(gè)簡(jiǎn)化示意框圖。圖10是一個(gè)簡(jiǎn)化示意框圖，示出根據(jù)本發(fā)明的在之前附圖中所示類型的電路可以應(yīng)用的一個(gè)說明性環(huán)境。圖11是根據(jù)本發(fā)明的說明性控制電路的一個(gè)簡(jiǎn)化示意框圖。
具體實(shí)施例方式
將首先描述本發(fā)明于發(fā)射機(jī)電路中的應(yīng)用。在這之后，將描述本發(fā)明的接收機(jī)實(shí)施例。根據(jù)本發(fā)明的說明性發(fā)射機(jī)電路10在圖1中示出。電路10包括若干相同的或基本相同的發(fā)射機(jī)信道或通道12a-12n。盡管在圖1中只詳細(xì)描述了這些信道中的一個(gè)，但是可以理解的是，其他信道與這個(gè)詳細(xì)描述的信道都是完全相同的或基本相同的。所有信道12可以處于一個(gè)單獨(dú)的集成電路器件諸如一個(gè)PLD上。每一個(gè)信道接收它自己的并行數(shù)據(jù)20，并且每一個(gè)信道中的可控制延遲電路70是獨(dú)立可控制的，以增加每一個(gè)信道的延遲量，這個(gè)延遲量對(duì)于不同信道可能是不同的。這些不同數(shù)量的延遲被選擇和控制，以減少在不同信道的輸出焊點(diǎn)110上或者(可能甚至更重要)在連接于不同信道的輸出焊點(diǎn)110 的集成電路封裝輸出管腳112上的串行數(shù)據(jù)輸出信號(hào)之間的時(shí)滯量。下文對(duì)典型信道12a的詳細(xì)描述可理解為應(yīng)用于所有信道12。如圖1所示，典型發(fā)射機(jī)信道1 包括串行器電路30，其在若干并行數(shù)據(jù)導(dǎo)線20 上并行接收若干數(shù)據(jù)信號(hào)(來自未示出的上游電路中)。例如，在任意給定時(shí)刻，在導(dǎo)線20 上的信號(hào)可以是一個(gè)字節(jié)或字的數(shù)字?jǐn)?shù)據(jù)。(術(shù)語“字節(jié)”這里一般用于指一組若干比特或位元，其被確定作為一個(gè)單位解釋。應(yīng)該理解的是，就像這里所用的，一字節(jié)可能包括任意復(fù)數(shù)數(shù)目的位元。)施加于時(shí)鐘產(chǎn)生器或時(shí)鐘發(fā)生器電路120的時(shí)鐘信號(hào)118可能具有一個(gè)等于連續(xù)字節(jié)20被施加到串行器電路30中的速率的頻率。這個(gè)頻率可以被稱為字節(jié)速率頻率。時(shí)鐘信號(hào)118同樣優(yōu)選與連續(xù)字節(jié)20具有一個(gè)合適的和有用的相位關(guān)系。除了施加時(shí)鐘信號(hào)118至串行器電路30(例如，用于在這個(gè)電路中記錄每一個(gè)連續(xù)字節(jié)20的電路)之外，時(shí)鐘產(chǎn)生器電路120同樣從時(shí)鐘信號(hào)118產(chǎn)生一個(gè)施加于串行器電路30的串行輸出側(cè)的位速率時(shí)鐘信號(hào)。位速率時(shí)鐘信號(hào)具有一個(gè)是字節(jié)速率頻率m倍的頻率，其中m是每一個(gè)字節(jié)中的位元的數(shù)目。因此，位速率時(shí)鐘信號(hào)可以被用于(通過電路30)從數(shù)據(jù)20 中移出每一個(gè)字節(jié)的獨(dú)立位元，這些位元被一個(gè)挨著一個(gè)地以串行數(shù)據(jù)的方式移出。注意， 這個(gè)位速率可以在吉赫茲范圍內(nèi)(例如從接近mhz到若干(ihz)，盡管這只是一個(gè)例子，并且本發(fā)明并不僅限于用在任何特定頻率上。串行器電路30輸出的串行數(shù)據(jù)40被施加到前置驅(qū)動(dòng)器電路50。如果需要，串行器電路30可以輸出若干串行數(shù)據(jù)信號(hào)。(見圖6的這種類型實(shí)施例的一個(gè)示例。)這些若干信號(hào)的信息內(nèi)容可以是彼此相同的，但它們可以相對(duì)于彼此延遲一個(gè)位元間隔(或單位間隔(UI))，以促進(jìn)在輸出驅(qū)動(dòng)器電路90(也被稱為TX電路90)中供應(yīng)有限脈沖響應(yīng)(FIR) 濾波。前置驅(qū)動(dòng)器電路50緩沖這個(gè)信號(hào)或者施加于它的多個(gè)信號(hào)，以達(dá)到驅(qū)動(dòng)TX驅(qū)動(dòng)器電路90所需要的信號(hào)電平和強(qiáng)度。前置驅(qū)動(dòng)器電路50同樣可以被用于實(shí)現(xiàn)被緩沖的該信號(hào)或多個(gè)信號(hào)的壓擺率控制。壓擺率是指一個(gè)二進(jìn)制數(shù)據(jù)信號(hào)中的電平之間躍變的陡度。 數(shù)據(jù)速率越高，就需要越高的壓擺率用于對(duì)該數(shù)據(jù)的準(zhǔn)確接收和解釋。但是高壓擺率同樣消耗更多功率并且具有更高頻組件，所以，如果數(shù)據(jù)在一個(gè)更低數(shù)據(jù)速率上被傳輸，它將有助于能夠減小壓擺率。這種壓擺率控制可以是前置驅(qū)動(dòng)器電路50的能力之一。前置驅(qū)動(dòng)器電路50的其他可能特征是，有助于切斷未使用的電路50的所有或者任何部分的多級(jí)結(jié)構(gòu)，以及/或回送(例如，進(jìn)入提供數(shù)據(jù)20的上游電路中)被電路50處理的一個(gè)或多個(gè)串行數(shù)據(jù)信號(hào)。這種回送可以被用于測(cè)試該電路的各部分的適當(dāng)操作。前置驅(qū)動(dòng)器電路50的一個(gè)或多個(gè)串行數(shù)據(jù)輸出信號(hào)60被施加到可控制延遲電路 70中。這個(gè)電路將施加于它的一個(gè)或多個(gè)信號(hào)延遲一個(gè)可控制的量。例如，如果有若干信號(hào)60，每一個(gè)都相對(duì)于這些信號(hào)60中的主信號(hào)(或者至少最早的信號(hào))延遲一個(gè)或多個(gè) UI，則電路70將這些信號(hào)中的每一個(gè)延遲相同的可控制量。(再一次見圖6中的這種類型實(shí)施例的示例。)可控制延遲電路70實(shí)現(xiàn)本發(fā)明的去時(shí)滯(de-skew)功能。如已經(jīng)提到過的，在發(fā)射機(jī)電路10中的不同信道12a-12n中由電路70引起的延遲量被選擇，以減少不同信道的輸出信號(hào)110或112之間的時(shí)滯。進(jìn)入到不同信道12a-12n中的數(shù)據(jù)20，在與本發(fā)明有關(guān)的所關(guān)心的數(shù)據(jù)通信類型中是接近同步的。減少或消除通過這些不同信道并到達(dá)它們的輸出管腳112的時(shí)滯的能力，有助于發(fā)射機(jī)電路10輸出這個(gè)數(shù)據(jù)(雖然以不同的(即串行的)形式)，并且在不同輸出流中的數(shù)據(jù)之間相似地緊密同步。電路70引起的延遲量可以被可編程地控制(例如，通過對(duì)與電路70關(guān)聯(lián)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元進(jìn)行編程)。替代性地，電路70引起的延遲量可以被更動(dòng)態(tài)地控制(例如，通過在該電路的正常操作中能夠改變的信號(hào))。作為還有的另外一個(gè)例子，電路70引起的延遲量可以受到可編程和動(dòng)態(tài)控制的結(jié)合的控制。例如，若干可能操作范圍之一可以是可編程選擇的，然后在選定范圍內(nèi)的特定操作點(diǎn)可以由一個(gè)動(dòng)態(tài)可變控制信號(hào)可變地控制。延遲電路70的一個(gè)或多個(gè)輸出信號(hào)80被施加于輸出TX驅(qū)動(dòng)器電路90。這個(gè)電路把信號(hào)提高到來自發(fā)射機(jī)的輸出信號(hào)所需要的電平或強(qiáng)度。電路90在圖1中示出，其以差動(dòng)形式輸出串行數(shù)據(jù)信號(hào)(通過互補(bǔ)輸出焊點(diǎn)IlOp和110η，從而通過互補(bǔ)的封裝設(shè)備輸出管腳112p和112η)。電路90同樣可以給其輸出的信號(hào)預(yù)增強(qiáng)和/或后增強(qiáng)(例如，緊接這個(gè)信號(hào)電平中的每一次躍變之前和/或之后的額外能量)。例如，這可以通過使這個(gè)信號(hào)受到電路90中的HR濾波來完成，這種HR濾波可以基于利用如前所描述的多個(gè)不同延遲的輸出信號(hào)60。為了簡(jiǎn)要總結(jié)圖1中所示和上面描述的，可控制延遲元件70被剛好加到TX驅(qū)動(dòng)器90之前，以允許通道中的每一個(gè)相對(duì)于其他通道的獨(dú)立延遲調(diào)節(jié)。這樣就允許補(bǔ)償多個(gè)通道之間的延遲差異。圖2描述了一個(gè)典型信道12a’的一個(gè)替代性實(shí)施例，其中可控制延遲電路70被包含在上述前置驅(qū)動(dòng)器電路50中。這樣就允許前置驅(qū)動(dòng)器電路50在TX驅(qū)動(dòng)器電路90之前重新緩沖延遲電路70的一個(gè)或多個(gè)輸出信號(hào)?？煽刂蒲舆t電路70的一個(gè)說明性實(shí)施例在圖3中示出。在這個(gè)實(shí)施例中，電路 70包括多個(gè)串聯(lián)連接的延遲單元210a-210k。每一個(gè)延遲單元210的輸入(以及最后延遲單元的輸出)被連接到多路復(fù)用器220的各個(gè)輸入。多路復(fù)用器220是被它的選擇控制輸入信號(hào)(“SEL CTRL”)可控制的，以選擇其輸入信號(hào)中的任何一個(gè)作為多路復(fù)用器輸出信號(hào)230。這個(gè)信號(hào)可以被施加到電平移動(dòng)器電路M0，以產(chǎn)生更好的適合應(yīng)用于TX驅(qū)動(dòng)器 90(圖1)或前置驅(qū)動(dòng)器電路50(圖幻的輸出信號(hào)250。從前述中，很明顯，在可控制延遲電路70的數(shù)據(jù)輸入和數(shù)據(jù)輸出之間的延遲量，取決于當(dāng)前有多少延遲單元210被串聯(lián)連接于這個(gè)輸入和這個(gè)輸出之間。這個(gè)數(shù)字是通過SEL CTRL信號(hào)可選擇的。因此，電路70提供的延遲量是可控制的。如果需要，延遲的增量可以是二元加權(quán)或二進(jìn)加權(quán)(binary-weighted)的，以允許更大數(shù)目的全部延遲的結(jié)合，并因此允許全部延遲的更好的精度。這種類型的說明性實(shí)施例在圖4中示出。在這個(gè)實(shí)施例中，延遲單元21 具有一個(gè)延遲單位(“1UD”)，延遲單元212b具有兩個(gè)延遲單位(“2UD”)，并且延遲單元212c具有四個(gè)延遲單位(“4UD”)。 多路復(fù)用器21 允許輸入信號(hào)200或延遲單元21 的輸出信號(hào)，施加于延遲單元21 以及多路復(fù)用器214b的一個(gè)輸入端。多路復(fù)用器214b允許輸入信號(hào)200、多路復(fù)用器21 的輸出信號(hào)、或者延遲單元212b的輸出信號(hào)中的任意一個(gè)被施加于延遲單元212c。多路復(fù)用器220可以選擇輸入信號(hào)200或延遲單元中的任何一個(gè)的輸出信號(hào)作為輸出信號(hào)230。因此，圖4所示電路能夠?qū)⑿盘?hào)200延遲從0到7的任意整數(shù)個(gè)UD,取決于信號(hào) 200是怎樣被路由通過圖4中所示的各種元件。例如，為了產(chǎn)生6UD的延遲，信號(hào)200通過多路復(fù)用器21 繞過延遲單元21 ，然后連續(xù)通過元件212b、214b、212c、以及220到達(dá)導(dǎo)線230。選擇控制信號(hào)SEL CTRL控制由所有多路復(fù)用器214和220進(jìn)行的選擇，以實(shí)現(xiàn)所需要的延遲量。圖4中所示二元加權(quán)的延遲級(jí)212的數(shù)目僅僅是說明性的，可以理解的是，可以根據(jù)需要使用任意數(shù)目的這種級(jí)。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到的是，在圖4中所示的路由和多路復(fù)用中存在著一些冗余(至少在邏輯上存在)。例如，到多路復(fù)用器214b的最上方輸入與這個(gè)多路復(fù)用器的中間輸入至少邏輯上是冗余的，因?yàn)樾盘?hào)200能夠通過多路復(fù)用器21 替代地到達(dá)這個(gè)中間輸入。同樣，多路復(fù)用器220可以進(jìn)行的前兩次選擇，是與多路復(fù)用器 21 所作的選擇邏輯上冗余的。圖4所示的電路布局被選擇作為示例說明，因?yàn)檫@可以更容易的觀察這種類型電路所能夠進(jìn)行的各種延遲選擇。但是其他電路布局可以被用來實(shí)現(xiàn)相同或相似的結(jié)果?？梢援a(chǎn)生精確延遲的另一種方式是利用帶隙電流，其示出于，例如，在這里通過引用并入全文的2004年9月7號(hào)提交的美國專利申請(qǐng)10/935，867號(hào)中。但是，實(shí)現(xiàn)可控制延遲電路70的另外一種方式是通過改變?cè)谝粋€(gè)延遲單元鏈上的電源電壓來建立延遲的模擬調(diào)節(jié)。這一方法通過圖5示例說明。在圖5所示實(shí)施例中，可控制延遲電路70包括串聯(lián)連接的多個(gè)延遲單元 310a-310j。待延遲的數(shù)據(jù)信號(hào)300被施加到這些延遲單元中的第一個(gè)。最后一個(gè)延遲單元的輸出信號(hào)被施加于電平移動(dòng)器電路340(與圖3所示電路240相似)，產(chǎn)生一個(gè)延遲的數(shù)據(jù)輸出信號(hào)350，應(yīng)用于TX驅(qū)動(dòng)器90 (圖1)或前置驅(qū)動(dòng)器50 (圖幻。每一個(gè)單元310 將施加于它的信號(hào)延遲的量取決于總線380上的電源信號(hào)的電平。例如，在總線380上的電壓越高，每一個(gè)單元310將施加于它的信號(hào)延遲的量越少?？偩€380通過晶體管370從電源總線360獲得它的信號(hào)。晶體管370被它的控制信號(hào)VCTRL越徹底地打開，在總線380 上的電壓將與在總線360上的電壓越接近。因此，VCTRL信號(hào)的電平確定了一個(gè)數(shù)據(jù)信號(hào)在從輸入導(dǎo)線300到輸出導(dǎo)線350通過的過程中，被所描述電路延遲的時(shí)間長度。圖5所示的方法可以是非常有意義的，因?yàn)樗峁﹥?nèi)在的噪聲抑制機(jī)制。這在高數(shù)據(jù)速率收發(fā)機(jī)中非常重要?？紤]一下，延遲“T”操作于標(biāo)稱電壓“V”的電源的延遲線。 另外，考慮在一個(gè)多信道集成PLD系統(tǒng)中的多個(gè)收發(fā)機(jī)之間共享這樣一個(gè)電源。在這樣一個(gè)共享電源上的“DV”數(shù)量的任何干擾將導(dǎo)致延遲線改變“DT”數(shù)量，這里DT可以大約為 T*DV/V。因此，由于我們必須建立一更長的延遲鏈來補(bǔ)償更大的外部時(shí)滯，所以它變得對(duì)共享電源上的噪聲更加敏感。代替專用電源(這實(shí)際可以在一個(gè)小系統(tǒng)中實(shí)現(xiàn))，人們可以利用這樣一個(gè)強(qiáng)延遲依賴(delay-d印endence)，并在一個(gè)外部共享電源和延遲單元的電源之間放置常規(guī)的或本地的NMOS晶體管?，F(xiàn)在，由于這一結(jié)構(gòu)的較好的噪聲抵制，通過控制每一個(gè)延遲單元的VCTRL，人們可以調(diào)節(jié)電壓，并因此調(diào)節(jié)每一個(gè)延遲組的延遲，而不影響另一個(gè)組。注意到，通過在調(diào)節(jié)器370和共享電源360之間(比如，在圖5中箭頭365所指的位置)放置一個(gè)有源濾波器，可以達(dá)到進(jìn)一步的保護(hù)。這將根本上“保護(hù)”晶體管370不受更多電源噪聲的影響。電平移動(dòng)器340是典型地需要在延遲單元鏈之后，以恢復(fù)電壓回到TX驅(qū)動(dòng)器電平。盡管圖1和2提出，在TX驅(qū)動(dòng)器90的輸出端，數(shù)據(jù)信號(hào)可以首先變成兩個(gè)差動(dòng)信號(hào)，但是差動(dòng)信令可以從這個(gè)組件的上游開始。在這種情況下，延遲鏈可以布置在前置驅(qū)動(dòng)器路徑的差動(dòng)支線上。(見圖7中這種類型實(shí)施例的示例)這將允許通過調(diào)節(jié)一個(gè)差動(dòng)支線的延遲稍微不同于另一個(gè)差動(dòng)支線，來進(jìn)行單個(gè)的信道占空比校正。當(dāng)結(jié)合校準(zhǔn)電路時(shí)， 這將可以補(bǔ)償在加載時(shí)的變化(即，一個(gè)差動(dòng)支線的加載大于其他的支線)。這里所指的校準(zhǔn)，校準(zhǔn)每一個(gè)信道在加載中的單獨(dú)的變化。這種校準(zhǔn)(其不是本發(fā)明的一部分)可以用專用電路和/或利用來自關(guān)聯(lián)PLD電路的控制來完成。上面展示和描述的調(diào)節(jié)方法允許通過VCTRL進(jìn)行模擬控制。這接下來允許非常精確的延遲設(shè)定，其通過一條多路復(fù)用線路是不可能的。
假設(shè)在吉赫茲范圍內(nèi)的發(fā)射，延遲應(yīng)該被指定為在200ps的附近，名義上地，以覆蓋芯片的通道至通道變化，并允許一些電路板電平靈活性。所用的延遲單元可以是單端的或者也可以是差動(dòng)的。后者可能是更優(yōu)選的，因?yàn)樘峁?duì)電路中其他組件的信號(hào)電平的更好匹配。同樣可能利用來自一個(gè)或更多片上電壓控制振蕩器(VCOs)中的延遲單元，以最大化可用電路的使用。圖6和7僅僅描述了實(shí)現(xiàn)它們所示例說明的特征的一種可能方式。例如，在圖6 中，前置驅(qū)動(dòng)器電路50(包括前置驅(qū)動(dòng)器子電路50'、50"、以及50'“)和可控制延遲電路70 (包括可控制延遲子電路70'、70"、以及70'“)的順序，可以被顛倒過來。對(duì)于圖 7中的前置驅(qū)動(dòng)器電路50和可控制延遲電路70 (包括可控制延遲子電路70p和70η)的順序的可能顛倒，同樣如此。在后一種情況下，這將意味著使得串行器電路30提供差動(dòng)輸出信號(hào)。回到圖6，所有延遲電路70'、70〃、以及70' 〃可以被共同控制，以提供相同量的延遲。替代性地，這些電路可以被分別控制，以提供不同量的延遲。這后一可能性對(duì)于另外地補(bǔ)償局部時(shí)滯是具有吸引力的，這種局部時(shí)滯是由于前置驅(qū)動(dòng)器電路50'、50"、以及 50'“的操作中的些微差別而造成的。圖6中所示的子信道的數(shù)目(三個(gè))僅僅是說明性的。如果需要，可能利用僅僅兩個(gè)或者多于三個(gè)的子信道。如果需要，圖6中示出的特征可以結(jié)合圖7中示出的特征。圖6和圖7中的任何延遲子電路70'、70〃、7' “、70p、70r!可以被構(gòu)造為如圖2-5中所示和/或在這個(gè)說明書中前面描述的那樣。圖8所示的本發(fā)明的接收機(jī)的一個(gè)說明性實(shí)施例。在這個(gè)實(shí)施例中，接收機(jī)電路 410包括若干相同的或者基本相同的信道或通道41h-412n。每一個(gè)信道412接收一個(gè)串行數(shù)據(jù)信號(hào)，諸如可以是圖1中發(fā)射機(jī)信道12的各個(gè)信道輸出的。圖8示出了到每一個(gè)信道412的輸入是一個(gè)差動(dòng)信號(hào)對(duì)，該差動(dòng)信號(hào)對(duì)在典型信道41 中被施加于諸如420pa和 420pn的集成電路封裝管腳。從管腳420中出來后，這些信號(hào)被施加到集成電路本身的差動(dòng)輸入焊點(diǎn)430p和430η。(僅僅示出和詳細(xì)描述了典型信道412a——應(yīng)該理解，其他信道 412b-412n中的每一個(gè)都是相同的或者基本相同的。)所述輸入差動(dòng)信號(hào)通過導(dǎo)線440p和440η從差動(dòng)輸入焊點(diǎn)430被施加到輸入緩沖器或驅(qū)動(dòng)器450(有時(shí)候也被稱為RX驅(qū)動(dòng)器450)的差動(dòng)輸入端。RX驅(qū)動(dòng)器的單端輸出信號(hào)通過導(dǎo)線460被施加到可控制延遲電路470。就像將要在下文中詳細(xì)討論的，延遲電路 470可以類似于在本文之前附圖中所描述的和/或本文之前描述的任何延遲電路70。延遲電路470的輸出信號(hào)480被施加于時(shí)間數(shù)據(jù)恢復(fù)電路(OTR)。⑶R電路可以是從一個(gè)施加的串行數(shù)據(jù)信號(hào)中恢復(fù)時(shí)鐘信號(hào)和數(shù)據(jù)的公知電路。CDR電路490的串行數(shù)據(jù)輸出信號(hào)500典型被施加于其他用于下述目的的公知電路，即解串行(deserialization)、 解碼、解密、和/或信道綁定(即，在若干信道41h-412n中的信號(hào)之間的最終同步)。圖 8所示電路和解串器電路，可以在所謂的物理介質(zhì)附件或包括圖8電路的集成電路(例如 PLD)PMA底層中。上述的解碼、解密、和/或信道綁定電路可以是在所謂PCS或者集成電路的物理編碼底層部分中。PCS電路的輸出信號(hào)可以被施加于在集成電路上的進(jìn)一步處理電路。例如，在集成電路是PLD的情況下，這個(gè)進(jìn)一步處理電路可以包括可編程邏輯核心電路。圖8所示的電路布局適合于精確的時(shí)滯調(diào)節(jié)(例如，當(dāng)該電路在吉赫茲范圍的串行數(shù)據(jù)速率工作時(shí)，時(shí)滯調(diào)節(jié)在幾十和/或幾百ps范圍內(nèi))?？煽刂蒲舆t電路470剛好被添加在CDR電路490前，以允許對(duì)每一個(gè)信道進(jìn)行精確的延遲控制。CDR電路490自動(dòng)采樣它接收到的信號(hào)的“眼(eye)”的中心。因此，延遲電路470能夠補(bǔ)償在(I)TX芯片信道對(duì)信道時(shí)滯，⑵些微的電路板時(shí)滯(即，在TX芯片和RX芯片之間的印刷電路板連接部中)， 以及C3) RX芯片信道對(duì)信道時(shí)滯中的細(xì)微差異。若干技術(shù)可以用于通過延遲電路470(類似于上面示出的和/或上面描述的TX延遲電路70的實(shí)現(xiàn)的可能結(jié)構(gòu)，雖然適應(yīng)RX路徑架構(gòu)細(xì)節(jié))產(chǎn)生精確的延遲增量。RX延遲電路70的這些可能實(shí)現(xiàn)包括(1)使用若干可編程延遲單元和多路復(fù)用器用于級(jí)聯(lián)(例如，就像圖3所示)，(2)利用帶隙，以產(chǎn)生精確延遲， 以及C3)通過改變?cè)谘舆t單元鏈上的電源電壓的延遲的模擬調(diào)節(jié)(例如，如圖5中的)。圖9示出了來自圖8的一個(gè)典型信道，其具有根據(jù)本發(fā)明的可能的附加可控制延遲電路。在圖9所示的說明性實(shí)施例中，這個(gè)附加延遲電路處于⑶R電路490下游，并操作于恢復(fù)的串行數(shù)據(jù)信號(hào)500。如圖9所示，信號(hào)500被施加于一連串延遲單元510a-510k，其可能是或者可能類似電壓控制振蕩器(VCO)延遲單元。類似的這種VCO延遲單元典型包括在VCO電路中，其中VCO電路是⑶R電路490的一部分。在⑶R電路490中，VCO被電荷泵電路控制，以便VCO與進(jìn)入的串行數(shù)據(jù)信號(hào)的頻率相匹配。例如，這里所提及的頻率匹配因此可以是頻率相等，或者所進(jìn)入的串行數(shù)據(jù)頻率和VCO頻率之間可能有某個(gè)預(yù)定比率(典型的一個(gè)類似2 1或4 1的整數(shù)比率)。在圖9所示的實(shí)施例中，上述電荷泵電路的輸出信號(hào)或者類似這個(gè)信號(hào)所產(chǎn)生的信號(hào)，是所描述的VCTRL信號(hào)。這個(gè)信號(hào)被用于控制每一個(gè)延遲單元510的操作的速度(與 CDR電路490中的電荷泵輸出信號(hào)控制在電路490中VCO中的VCO延遲單元操作速度的控制方式類似)。每一個(gè)延遲單元510的輸出信號(hào)被施加于多路復(fù)用器電路520的相應(yīng)一個(gè)輸入。電路520被它的(一個(gè)或多個(gè))選擇控制(SEL CTRL)輸入信號(hào)控制，以選擇它的主輸入信號(hào)(來自延遲單元510)中的任何一個(gè)作為它的輸出信號(hào)530。這一輸出信號(hào)被施加到電平移動(dòng)器電路540 (類似于其他的、之前描述的電平移動(dòng)器電路)。電平移動(dòng)器電路 540的輸出信號(hào)550被施加到解串器電路560，其可以把若干連續(xù)的串行位組裝成并行字節(jié)或字570，應(yīng)用于之前提過的那種(些)類型的進(jìn)一步處理的器件的PCS電路。圖9所示類型的實(shí)施例使得人們具有能夠建立準(zhǔn)確、多單位間隔、數(shù)據(jù)速率靈敏的(即，能夠隨進(jìn)入數(shù)據(jù)速率的變化自動(dòng)適應(yīng)或改變)接收機(jī)信道延遲調(diào)整的能力。這一數(shù)據(jù)速率靈敏性是利用所述CDR VCO電荷泵輸出信號(hào)等(VCTRL)控制延遲單元510的操作速度的結(jié)果。應(yīng)該明白，這一控制電壓在這種系統(tǒng)中是容易可得的，并且它是在每一個(gè)信道(例如，圖8中的41h-412n)中獨(dú)立產(chǎn)生的。因此，這種類型的實(shí)施例使得人們能夠在 PMA或PCS中建立一個(gè)可控制的、長的但是非常準(zhǔn)確的延遲電路，由此避免當(dāng)這種延遲并不需要時(shí)的等待的代價(jià)。作為在如圖9所示的⑶R電路490的下游放置元件510、520、以及MO的結(jié)構(gòu)的一個(gè)可能替代性方法，這種類型的結(jié)構(gòu)可以改為放置在CDR電路的前面(與圖9中的元件 470類似)。在任何一種情況下(在CDR電路490的前面或后面)，可以結(jié)合精確的或粗略的調(diào)節(jié)以提供一個(gè)非常通用的系統(tǒng)。盡管任意一個(gè)配置都是可能的，圖9所示的配置是當(dāng)前優(yōu)選的，因?yàn)槿藗兿嘈胚@將可以獲得更好的位誤差率(BER)性能。人們這么認(rèn)為是因?yàn)椋?最好把長延遲鏈510的抖動(dòng)影響放置成遠(yuǎn)離所述⑶R數(shù)據(jù)獲取通道(即在⑶R電路490的后面)，這樣這個(gè)抖動(dòng)將不會(huì)影響⑶R相位檢測(cè)器中的位識(shí)別過程。同樣注意到電平移動(dòng)器電路540被放置在延遲單元510后面，以轉(zhuǎn)換所述信號(hào)回至CMOS電源電平，并因此使得這種實(shí)現(xiàn)真正獨(dú)立于數(shù)據(jù)率。圖10示例說明了在一個(gè)封裝的可編程邏輯器件(PLD)600的環(huán)境中使用根據(jù)本發(fā)明的發(fā)射機(jī)和/或接收機(jī)電路。PLD芯片610裝在封裝600內(nèi)。封裝管腳112和420是用來與器件600的外部相連的。PLD芯片610包括發(fā)射機(jī)信道和/或接收機(jī)信道 412a-412n0在圖10中，這些信道中的每一個(gè)都被認(rèn)為包括之前附圖中詳細(xì)描述的PMA電路和諸如用于加密/解密、編碼/解碼、速率匹配、信道綁定等的PCS電路，其中至少一部分先前已經(jīng)在說明書中提到過了。PLD芯片610還包括PLD核心電路620，諸如可編程邏輯電路、存儲(chǔ)器電路、處理器電路等等。核心電路620能夠通過導(dǎo)線DO輸出數(shù)據(jù)。它能夠通過導(dǎo)線DI接收數(shù)據(jù)。它能夠通過導(dǎo)線C輸出控制不同信道的不同方面的信號(hào)。例如，這些控制信號(hào)C可以包括，用于控制在本說明書中前面示出并描述的各種延遲電路所引起的延遲量的信號(hào)。圖11示例說明了這點(diǎn)用于控制在本說明書中之前描述的所述延遲元件的信號(hào)， 可以是可編程的(例如，來自圖10中的PLD芯片610的一個(gè)或多個(gè)可編程存儲(chǔ)器或配置單元710)或者來自一個(gè)更動(dòng)態(tài)的信號(hào)源720(例如，PLD核心邏輯620 (圖10)等)。如果希望具有可選擇任一控制類型的選項(xiàng)，則可以提供多路復(fù)用器730，用于從靜態(tài)或相對(duì)靜態(tài)源 710中或者從潛在更動(dòng)態(tài)的源720中選擇所述延遲元件控制信號(hào)。多路復(fù)用器730所做的選擇被可編程存儲(chǔ)器或配置元件740控制。應(yīng)該理解的是，前述內(nèi)容僅僅是示例說明了本發(fā)明的原理，本領(lǐng)域技術(shù)人員在不偏離本發(fā)明的范圍和精神的情況下可進(jìn)行各種修改。例如，所使用的信道12a-12n(圖1) 和/或41h-412n(圖8)的數(shù)目可以是任意所需要的數(shù)目。同樣地，所使用的延遲單元 210a-210k(圖 3)、212 (圖 4)、310a_310j (圖 5)、以及 510a_510k(圖 9)的數(shù)目也可一時(shí)任意所需要的數(shù)目。
權(quán)利要求
1.可控制地延遲正被包括電壓控制振蕩器(VCO)電路的時(shí)間數(shù)據(jù)恢復(fù)電路處理的數(shù)據(jù)信號(hào)的電路，其包括延遲電路，其相對(duì)于所述延遲電路延遲所述數(shù)據(jù)信號(hào)的延遲量至少部分響應(yīng)于從所述 VCO電路獲得的信號(hào)。
2.根據(jù)權(quán)利要求1所述的電路，其中所述延遲電路從所述時(shí)間數(shù)據(jù)恢復(fù)電路接收所述數(shù)據(jù)信號(hào)。
3.根據(jù)權(quán)利要求1所述的電路，其中，所述延遲電路包括多個(gè)串聯(lián)連接的延遲單元，其中從所述VCO電路獲得的信號(hào)被用于影響所述延遲單元電路的操作速度。
4.根據(jù)權(quán)利要求1所述的電路，其中，所述VCO電路包括電荷泵電路，并且其中從所述 VCO電路獲得的所述信號(hào)是所述電荷泵電路的輸出信號(hào)。
5.根據(jù)權(quán)利要求3所述的電路，進(jìn)一步包括選擇電路，其能夠可控制地選擇任意所述延遲單元電路的輸出信號(hào)作為已延遲的數(shù)據(jù)信號(hào)。
全文摘要
可控制延遲電路被包括在多信道高速串行發(fā)射機(jī)和/或接收機(jī)電路的每一個(gè)信道中，以補(bǔ)償或者至少幫助補(bǔ)償在各種信道之間的可能時(shí)滯(不同的信號(hào)傳播時(shí)間)。在使用CDR電路的系統(tǒng)中，所述延遲電路可以是被一個(gè)從所述CDR電路中獲得的信號(hào)至少部分控制的，以使得由所述延遲電路引起的延遲量至少部分的響應(yīng)于被所述CDR電路檢測(cè)到的數(shù)據(jù)速率的變化。
文檔編號(hào)H04L25/14GK102523182SQ20121001215
公開日2012年6月27日 申請(qǐng)日期2006年8月17日 優(yōu)先權(quán)日2005年8月24日
發(fā)明者S·Y·舒馬拉耶夫 申請(qǐng)人:阿爾特拉公司