專利名稱：將高清視頻數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及標(biāo)清視頻傳輸?shù)募夹g(shù)領(lǐng)域，尤其涉及一種將高清數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的裝置，以及采用該裝置的方法。
背景技術(shù)：
現(xiàn)有的將高清數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的裝置通過數(shù)字高清接口 BTl 120接口將標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)，通過1個FPGA (現(xiàn)場可編程門陣列)存入到外部8路幀緩存器中，并采用時分復(fù)用的方式，將這8路幀緩存的標(biāo)清視頻數(shù)據(jù)處理后發(fā)送給8個視頻編碼器。由于需要FPGA外部接幀緩存器才能實現(xiàn)高清數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)，所以這種裝置所需器件多、設(shè)計復(fù)雜、成本高。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決的問題是克服現(xiàn)有技術(shù)的不足，提供一種所需器件少、設(shè)計簡單、成本低的將高清數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的裝置。本發(fā)明的技術(shù)解決方案是這種將高清視頻數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的方法，利用高清視頻數(shù)據(jù)的第一幀傳送標(biāo)清視頻數(shù)據(jù)的奇場，并且利用高清視頻數(shù)據(jù)的第二幀傳送標(biāo)清視頻數(shù)據(jù)的偶場，設(shè)定共傳送8個標(biāo)清視頻數(shù)據(jù)，其中標(biāo)清視頻數(shù)據(jù)的組織形式為當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的奇場時，先傳送標(biāo)清視頻數(shù)據(jù)的第1路的第1行，再傳輸?shù)?路的第1行，直到第8路的第1行，再傳送第1路的第3行，第2路的第3行，直到第8 路的第3行，直到傳完第8路的第575行；當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的偶場時，先傳送標(biāo)清視頻數(shù)據(jù)的第1路的第2行，再傳輸?shù)?路的第2行，直到第8路的第2行，再傳送第1路的第4行，第2路的第4行，直到第8路的第4行，直到傳完第8路的第576行。還提供了采用該方法的裝置，包括BT1120數(shù)字高清接口、現(xiàn)場可編程門陣列 FPGA (Field-Programmable Gate Array)、視頻編碼器，標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)通過 BT1120數(shù)字高清接口后傳入FPGA，依次經(jīng)FPGA的幀探測模塊、1至8路切換器、8個先進(jìn)先出緩存器、8個幀產(chǎn)生器后得到8路標(biāo)清數(shù)據(jù)，然后以BT656格式傳入8個視頻編碼器，F(xiàn)PGA 的鎖相環(huán)控制標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)的兩幀與標(biāo)清數(shù)據(jù)的一幀嚴(yán)格地同步。由于標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)的兩幀與標(biāo)清數(shù)據(jù)的一幀是嚴(yán)格地同步，也就是說當(dāng)高清傳輸完成兩幀的時間點和各路標(biāo)清傳輸完成一幀(包括逆程)的時間相位是固定不變的，這樣就免去了先進(jìn)先出緩存端發(fā)送和接收速度匹配的問題，最大限度地減少了中間緩存的容量，得以使用一片F(xiàn)PGA就可以實現(xiàn)1080P50傳輸8個PAL (Phase Alternating Line，逐行倒相制式)標(biāo)清視頻的功能。因此所需器件少、設(shè)計簡單、成本低。


圖1示出了標(biāo)清視頻數(shù)據(jù)的一幀的幅面組成圖；圖2示出了高清視頻數(shù)據(jù)的一幀的幅面組成圖3示出了根據(jù)本發(fā)明的方法的高清視頻數(shù)據(jù)的一幀中傳送8個標(biāo)清視頻數(shù)據(jù)的奇場的組織形式；圖4示出了根據(jù)本發(fā)明的裝置的電路方框圖。
具體實施例方式在標(biāo)清視頻PAL格式下，整個一幀的幅面是864*625點，其中有效點是720*576 點，而一幀也是由奇場和偶場分別傳送來完成的，PAL標(biāo)清視頻一幀周期是40ms，也就是幀頻是25Hz，場頻是50Hz。具體幅面組成見圖1。而1080P50高清的幀頻是50Hz，高清1080P50的兩幀正好是標(biāo)清視頻一幀的時間， 都是40ms。具體幅面組織見圖2。本方法利用高清的第一幀傳送標(biāo)清視頻的奇場，高清的第二幀傳送標(biāo)清視頻的偶場，高清的一幀有效區(qū)域最多能傳送1920*1080/720拉88 = 10個PAL的標(biāo)清視頻單場，這是這種傳輸方法的極限值?？紤]到商業(yè)應(yīng)用以及實現(xiàn)上的便利性，把指標(biāo)確定為傳8個標(biāo)清視頻。圖3示出了根據(jù)本發(fā)明的方法的高清視頻數(shù)據(jù)的一幀中傳送8個標(biāo)清視頻數(shù)據(jù)的奇場的組織形式。其中標(biāo)清視頻數(shù)據(jù)的組織形式為當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的奇場時，先傳送標(biāo)清視頻數(shù)據(jù)的第1路的第1行，再傳輸?shù)?路的第1行，直到第8路的第1行，再傳送第1路的第3行，第2路的第3行，直到第8路的第3行，直到傳完第8路的第575行；當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的偶場時，先傳送標(biāo)清視頻數(shù)據(jù)的第1路的第2行，再傳輸?shù)?路的第2行，直到第8路的第2行，再傳送第1路的第4行，第2路的第4行，直到第8路的第4 行，直到傳完第8路的第576行。圖4示出了根據(jù)本發(fā)明的裝置的電路方框圖。采用該方法的裝置，包括BT1120數(shù)字高清接口(每幀總像素點為2200*1125，有效像素點為1920*1080，信號線為17根，其中 16根為數(shù)據(jù)線，一根為時鐘線，時鐘頻率為148. 5MHz。)、現(xiàn)場可編程門陣列FPGA、視頻編碼器，F(xiàn)PGA的數(shù)量是一個，無需外接存儲器，標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)通過BTl 120數(shù)字高清接口后傳入FPGA，依次經(jīng)FPGA的幀探測模塊、1至8路切換器、8個先進(jìn)先出緩存器、8 個幀產(chǎn)生器后得到8路標(biāo)清數(shù)據(jù)，然后以BT656格式傳入8個視頻編碼器，F(xiàn)PGA的鎖相環(huán)控制標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)的兩幀與標(biāo)清數(shù)據(jù)的一幀嚴(yán)格地同步。優(yōu)選地，還包括內(nèi)集成電路I2C，其與FPGA的寄存器相連以便控制FPGA。該方法使用數(shù)字高清接口 BTl 120，傳輸8個標(biāo)清視頻給FPGA，F(xiàn)PGA負(fù)責(zé)把8個標(biāo)清視頻數(shù)據(jù)摘出來，分別發(fā)給8個視頻encoder。該專利的要點在于1120接口中的數(shù)據(jù)組織方式，每路之間的數(shù)據(jù)是行交錯的，這樣的好處是FPGA在顯示8個標(biāo)清視頻時無需外接幀緩存。只需進(jìn)行行緩存即可，而FPGA片上的RAM即可滿足要求。以上所述，僅是本發(fā)明的較佳實施例，并非對本發(fā)明作任何形式上的限制，凡是依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.將高清視頻數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的方法，其特征在于，利用高清視頻數(shù)據(jù)的第一幀傳送標(biāo)清視頻數(shù)據(jù)的奇場，并且利用高清視頻數(shù)據(jù)的第二幀傳送標(biāo)清視頻數(shù)據(jù)的偶場，設(shè)定共傳送8個標(biāo)清視頻數(shù)據(jù)，其中標(biāo)清視頻數(shù)據(jù)的組織形式為當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的奇場時，先傳送標(biāo)清視頻數(shù)據(jù)的第1路的第1行，再傳輸?shù)?路的第1行，直到第 8路的第1行，再傳送第1路的第3行，第2路的第3行，直到第8路的第3行，直到傳完第 8路的第575行；當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的偶場時，先傳送標(biāo)清視頻數(shù)據(jù)的第1路的第2 行，再傳輸?shù)?路的第2行，直到第8路的第2行，再傳送第1路的第4行，第2路的第4行， 直到第8路的第4行，直到傳完第8路的第576行。
2.將高清視頻數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的裝置，包括BT1120數(shù)字高清接口、現(xiàn)場可編程門陣列FPGA、視頻編碼器，其特征在于，標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)通過BT1120數(shù)字高清接口后傳入FPGA，依次經(jīng)FPGA的幀探測模塊、1至8路切換器、8個先進(jìn)先出緩存器、 8個幀產(chǎn)生器后得到8路標(biāo)清數(shù)據(jù)，然后以BT656格式傳入8個視頻編碼器，F(xiàn)PGA的鎖相環(huán)控制標(biāo)準(zhǔn)模式1080P50的高清數(shù)據(jù)的兩幀與標(biāo)清數(shù)據(jù)的一幀嚴(yán)格地同步。
3.根據(jù)權(quán)利要求2所述的將高清視頻數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的裝置，其特征在于，還包括內(nèi)集成電路I2C，其與FPGA的寄存器相連以便控制FPGA。
全文摘要
公開了一種所需器件少、設(shè)計簡單、成本低的將高清數(shù)據(jù)轉(zhuǎn)換為8路標(biāo)清視頻數(shù)據(jù)的方法，利用高清視頻數(shù)據(jù)的第一幀傳送標(biāo)清視頻數(shù)據(jù)的奇場，并且利用高清視頻數(shù)據(jù)的第二幀傳送標(biāo)清視頻數(shù)據(jù)的偶場，設(shè)定共傳送8個標(biāo)清視頻數(shù)據(jù)，其中標(biāo)清視頻數(shù)據(jù)的組織形式為當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的奇場時，先傳送標(biāo)清視頻數(shù)據(jù)的第1路的第1行，再傳輸?shù)?路的第1行，直到第8路的第1行，再傳送第1路的第3行，第2路的第3行，直到第8路的第3行，直到傳完第8路的575行；當(dāng)傳送8個標(biāo)清視頻數(shù)據(jù)的偶場時，與此類似。還提供了采用該方法的裝置。
文檔編號H04N5/268GK102231808SQ20111018596
公開日2011年11月2日 申請日期2011年7月5日 優(yōu)先權(quán)日2011年7月5日
發(fā)明者楊曄, 趙佳明 申請人:北京漢邦高科數(shù)字技術(shù)有限公司