專利名稱：軟件無線電開發(fā)平臺的制作方法
技術領域：
本實用新型涉及一種高性能、結(jié)構靈活、資源可裁剪的軟件無線電開發(fā)平臺。本實 用新型可應用于雷達、測頻測相、電子對抗、通信、軟件無線電、圖像處理等多種應用領域。
背景技術：
軟件定義的無線電(SDR)是無線電廣播通信技術，它基于軟件定義的無線通信 協(xié)議而非通過硬連線實現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過軟件下載和更新來升 級，而不用完全更換硬件。SDR針對構建多模式、多頻和多功能無線通信設備的問題提供有 效而安全的解決方案。SDR能夠重新編程或重新配置，從而通過動態(tài)加載新的波形和協(xié)議可使用不同的 波形和協(xié)議操作。這些波形和協(xié)議包含各種不同的部分，包括調(diào)制技術、在軟件中定義為波 形本身的一部分的安全和性能特性。雖然在理論上軟件無線電有良好的應用前景，但在實際應用時，它需要極高速的 軟、硬件處理能力。由于硬件工藝水平的限制，直到今天，純粹的軟件無線電概念也沒有在 實際產(chǎn)品中得到廣泛的應用。但一種基于軟件無線電概念基礎上的軟件定義無線電技術卻 越來越受到人們的重視。在2001年10月份舉行的ITU-8F會議上，軟件定義無線電被推薦 為今后無線通信發(fā)展極有可能的方向。軟件定義無線電是一個系統(tǒng)和體系，它必須有可重 新編程和可重構的能力，使設備可以使用于多種標準、多個頻帶和實現(xiàn)多種功能，它將不僅 僅使用可編程器件來實現(xiàn)基帶數(shù)字信號處理，還將對射頻及中頻的模擬電路進行編程和重 構，目前人們對軟件定義無線電的功能的要求包括重新編程及重新設定的能力、提供并改 變業(yè)務的能力、支持多標準的能力以及智能化頻譜利用的能力等等。應該看到，SDR并不是 一種孤立的技術，而是可為所有技術使用的公共平臺。軟件定義無線電與軟件無線電最重 要的一點不同之處在于，前者不要求將全頻帶內(nèi)(2MHz 2000MHz)的空中無線信號都收下 來，而是通過手動配置/自動查找的方式，逐個頻帶地找到當前空中最適合于通信的頻帶 和制式。軟件無線電所使用技術廣泛應用于無線電通信領域，軟件無線電技術首先誕生 于軍事上的應用，由于其優(yōu)良的特點，軟件無線電技術很快滲透到民用的無線移動通信領 域，特別是在即將走向商用前夕的第三代移動通信領域的應用。由于軟件無線電技術可將 模擬信號的數(shù)字化過程盡可能地接近天線，即將AD轉(zhuǎn)換器盡量靠近RF射頻前端，利用 DSP的強大處理能力和軟件的靈活性實現(xiàn)信道分離、調(diào)制解調(diào)、信道編碼譯碼等工作，從而 可為第二代移動通信系統(tǒng)向第三代移動通信系統(tǒng)的平滑過渡提供一個良好的無縫解決方 案。軟件無線電技術還有在衛(wèi)星通信領域的應用，特別是現(xiàn)代小衛(wèi)星的應用。軟件無線電是在一個開放的公共硬件平臺上利用不同可編程的軟件方法實現(xiàn)所 需要的無線系統(tǒng)。理想的軟件無線電應當是一種全部可軟件編程的無線電，并以無線電平 臺具有最大的靈活性為特征。全部可編程包括可編程射頻(RF)波段、信道接入方式和信道 調(diào)制，基本思想就是將寬帶模數(shù)變換器(A/D)及數(shù)模變換器(D/A)盡可能地靠近射頻天線，建立一個具有“A/D-DSP-D/A”模型的通用的、開放的硬件平臺，在這個硬件平臺上盡量利 用軟件技術來實現(xiàn)電臺的各種功能模塊。目前盡管低功耗DSP、超強功能DSP發(fā)展迅速，但 DSP在速度、功耗上的現(xiàn)狀仍然是制約軟件無線電發(fā)展的關鍵。
發(fā)明內(nèi)容為了解決現(xiàn)有軟件無線電技術在硬件資源上的制約，本實用新型提供了具有高性 能、結(jié)構靈活、資源可裁剪，還可應用于雷達、測頻測相、電子對抗、通信、軟件無線電、圖像 處理等多種應用領域的軟件無線電開發(fā)平臺。為實現(xiàn)上述技術效果，本實用新型技術方案是本實用新型采用了高性能的FPGA和DSP器件，采用了四通道AD和兩通道DA的架 構，同時采用了一片DDC/DUC (上下變頻器)芯片，為用戶實現(xiàn)模擬的上下變頻功能。本實用新型中的FPGA (現(xiàn)場可編程邏輯門陣列)用來實現(xiàn)AD的采集和DA的回放， 外時鐘、外觸發(fā)的輸入，一路RS232、一路RS422的數(shù)據(jù)收發(fā)以及兩片DSP的數(shù)據(jù)交互；兩片 FPGA也可通過一個BANK的IO接口來進行數(shù)據(jù)的交互，增強了數(shù)據(jù)處理的靈活性以及資源 的最大利用。另外，用戶也可根據(jù)不同的應用環(huán)境，自行編寫FPGA程序來實現(xiàn)不同軟件無 線電的算法。本實用新型中的DSP (數(shù)字信號處理器)主要用來實現(xiàn)數(shù)字信號處理算法，命令控 制，數(shù)據(jù)流向控制等功能。兩片DSP還分別配置了總?cè)萘繛?4Mbit的兩片DDR2 SDRAM,為 大數(shù)據(jù)量的DSP算法提供足夠的數(shù)據(jù)緩存。兩片DSP之間還通過高速緩沖串口(McBSP)連 接，方便數(shù)據(jù)的交互，提高DSP運算能力。ADC (模數(shù)轉(zhuǎn)換)部分采用了 16bit位寬，130MHz采樣率的高性能器件，標準的SMA 單端輸入模式，模擬輸入帶寬700MHz，能夠滿足大多數(shù)中頻信號采集的應用。本實用新型還 提供兩種采樣時鐘的供給，一種是IOOMHz板載高穩(wěn)溫補晶振，具有高達士 Ippm的穩(wěn)定度和 很好的溫度特性；第二種是由標準SMA接口輸入的單端外部時鐘，可適應不同采樣頻率的 應用要求。本實用新型特別將DDC/DUC部分由一片高性能的專用芯片來實現(xiàn)，在很大程度 上釋放了 DSP和FPGA的邏輯資源，為用戶的應用程序或DSP算法保留了大量的程序和數(shù) 據(jù)空間。DDC/DUC部分采用了寬帶四通道DDC/DUC芯片，四通道模式下輸入時鐘頻率達到 160MHz,四通道可以并行輸入輸出。如此的性能和靈活性，為用戶的應用提供了一個廣闊的平臺。用于實現(xiàn)基本的兩通道的信號采集、處理、回放功能。配有兩路AD和兩路DA，兩片 FPGA，一片DSP。低配版本的結(jié)構框圖如圖2所示。兩路ADC的數(shù)字輸出并行接口與FPGAl 的通用輸入輸出接口相連；FPGAl的通用輸入輸出接口與DSPl的EMIF接口相連，用于并行 數(shù)據(jù)傳輸；FPGA2的另一組并行通用輸入輸出接口于兩路DAC的并行輸入接口連接；UART 的并行數(shù)據(jù)接口均連接至FPGA2的通用輸入輸出接口，串行輸入輸出接口連至電平轉(zhuǎn)換芯 片RS232和RS485，用于串行數(shù)據(jù)的收發(fā)。PCI90M的數(shù)據(jù)并行接口以及控制接口連接到 FPGAl的通用輸入輸出接口，另一端的并行輸入輸出接口和控制接口連接到CPCI接插件， 用于軟件無線電平臺和主機端的通信。外時鐘接口由一個SMA接頭引入信號，連接到FPGAl 的通用輸入輸出接口上，用來接收外供時鐘；外觸發(fā)接口由一個SMA接頭引入信號，分別連接到兩個FPGA的通用輸入輸出接口上，用于接收外觸發(fā)信號。低配版的數(shù)據(jù)流向和高配版 類似，不同的是，AD和DA的資源均減少至兩路，用戶只有一片DSP資源用來做信號處理。用于多通道信號的采集、處理和回放，具有豐富的資源和強大的數(shù)字信號處理能 力。配有四路AD和四路DA，兩片F(xiàn)PGA，兩片DSP，另配有DDC/DUC芯片。高配版本的結(jié)構框 圖如

圖1所示。四路ADC的數(shù)字輸出并行接口與FPGAl的通用輸入輸出接口相連；FPGAl的 通用輸入輸出接口與DSPl的EMIF接口相連，用于并行數(shù)據(jù)傳輸；兩個DSP之間通過McBsp 接口相連，用于數(shù)據(jù)交互；DSP2的EMIF并行接口于FPGA2的并行通用輸入輸出接口相連； FPGA2的另一組并行通用輸入輸出接口與兩DAC的并行輸入接口連接。UART的并行數(shù)據(jù) 接口均連接至FPGA2的通用輸入輸出接口，串行輸入輸出接口連至電平轉(zhuǎn)換芯片RS232和 RS485，用于串行數(shù)據(jù)的收發(fā)。DDC芯片的并行數(shù)據(jù)接口于FPGAl的通用輸入輸出接口相連， 用于接收FPGAl中采集到的數(shù)據(jù)，進行DDC處理，再送回到FPGAl ； PCI9054的數(shù)據(jù)并行接 口以及控制接口連接到FPGAl的通用輸入輸出接口，另一端的并行輸入輸出接口和控制接 口連接到CPCI接插件，用于軟件無線電平臺和主機端的通信。外時鐘接口由一個SMA接 頭引入信號，連接到FPGAl的通用輸入輸出接口上，用來接收外供時鐘；外觸發(fā)接口由一個 SMA接頭引入信號，分別連接到兩個FPGA的通用輸入輸出接口上，用于接收外觸發(fā)信號。模 擬信號通過ADC (模數(shù)轉(zhuǎn)換器)轉(zhuǎn)換成數(shù)字信號，送入FPGAl ；FPGAl可利用DDC芯片做數(shù)字 下變頻處理，然后送入DSPl。用戶可根據(jù)自己的無線電平臺的應用，編寫DSPl和DSP2中的 算法，對數(shù)據(jù)進行處理。處理好的數(shù)據(jù)可通過FPGA2送給DAC (數(shù)模轉(zhuǎn)換器)，將信號回放出 來。用于僅對多路數(shù)據(jù)采集、處理有要求的用戶，保留了高配版的AD部分。配有四 路AD，一片F(xiàn)PGA，一片DSP，一片DDC/DUC芯片。接收機版本的結(jié)構框圖如圖3所示。四路 ADC的數(shù)字輸出并行接口與FPGAl的通用輸入輸出接口相連；FPGAl的通用輸入輸出接口與 DSPl的EMIF接口相連，用于并行數(shù)據(jù)傳輸；DDC芯片的并行數(shù)據(jù)接口于FPGAl的通用輸入 輸出接口相連，用于接收FPGAl中采集到的數(shù)據(jù)，進行DDC處理，再送回到FPGAl ； PCI9054 的數(shù)據(jù)并行接口以及控制接口連接到FPGAl的通用輸入輸出接口，另一端的并行輸入輸出 接口和控制接口連接到CPCI接插件，用于軟件無線電平臺和主機端的通信。外時鐘接口由 一個SMA接頭引入信號，連接到FPGAl的通用輸入輸出接口上，用來接收外供時鐘；外觸發(fā) 接口由一個SMA接頭引入信號連接到FPGAl的通用輸入輸出接口上，用于接收外觸發(fā)信號。 接收機只有信號采集和處理通路，此通路的數(shù)據(jù)流向和高配版相同。不同的是，接收機版本 沒有DA通路，不能進行數(shù)據(jù)回放，而且FPGA和DSP資源也分別只有一片。上述三種方式不僅能為軟件無線電的用戶提供更經(jīng)濟實用的方案，而且在供貨周 期上也具有很大的優(yōu)勢。附圖所示的結(jié)構框圖顯示了板卡的工作原理及信號流向，在實際應用中，可參考 本設計實用新型來選材，但選材并不固定，F(xiàn)PGA和DSP以及DDC、DAC、ADC、PCI、FLASH ROM、 DDR2等，均可按實際需求選擇不同廠家以及不同精度和性能的芯片及器材，例如在設計實 用新型中，Xilinx的XC5VSX95T、XC5VSX240T等FPGA也能滿足設計要求。所述ADC為 模數(shù)轉(zhuǎn)換器DAC為 數(shù)模轉(zhuǎn)換器FPGA為現(xiàn)場可編程邏輯門陣列[0022]DSP 為數(shù)字信號處理器[0023]DDC 為數(shù)字下變頻[0024]DUC 為數(shù)字上變頻[0025]RS232 為串行數(shù)據(jù)接口，支持RS232串行接口標準[0026]RS485 為串行數(shù)據(jù)接口，支持RS485串行接口標準[0027]EMIF 為外部存儲器接口[0028]PCI9054 為=PCI橋接芯片[0029]McBsp 為多通道緩沖串行接口[0030]SMA 為同軸電纜連接器[0031]說明書附圖[0032]圖1是實施例1是結(jié)構方框圖；[0033]圖2是實施例2是結(jié)構方框圖；[0034]圖3是實施例3是結(jié)構方框圖。
具體實施方式
實施例1軟件無線電開發(fā)平臺，包括兩路ADC和兩路DAC，電平轉(zhuǎn)換芯片RS232、RS485、 PCI9054、CPCI、SMA、兩片F(xiàn)PGA和一片DSP，還包括UART，兩路ADC的數(shù)字輸出并行接口與 第一 FPGA的通用輸入輸出接口相連；第一 FPGA的通用輸入輸出接口與第一 DSP的EMIF接 口相連，第二FPGA的另一組并行通用輸入輸出接口與兩路DAC的并行輸入接口連接；UART 的并行數(shù)據(jù)接口均連接至第二 FPGA的通用輸入輸出接口，串行輸入輸出接口連至電平轉(zhuǎn) 換芯片RS232和RS485，PCI9054的數(shù)據(jù)并行接口以及控制接口連接到第一 FPGA的通用輸 入輸出接口，另一端的并行輸入輸出接口和控制接口連接到CPCI接插件，外時鐘接口由一 個SMA接頭引入信號，連接到第一 FPGA的通用輸入輸出接口上，外觸發(fā)接口由一個SMA接 頭引入信號，分別連接到兩個FPGA的通用輸入輸出接口上。在本設計中，ADC選用 16bit/130MHZ 的 LTC2208 芯片，DAC 選用 AD9777, DDC 選 用 GC5016，F(xiàn)PGA 選用 Xilinx 公司的 Virtex-5 SX95T, PCI 芯片選用 PCI9054，DSP 選用 TMS320C6455,此外，F(xiàn)LASH ROM 和 DDR2 分別配置為 2M*8bit 和 16M*16bit/500MHZ。實施例2包括四路ADC、四路DAC、兩片DSP、以及DDC和DUC芯片，四路ADC的數(shù)字輸出并行 接口與第一 FPGA的通用輸入輸出接口相連；第一 FPGA的通用輸入輸出接口與第一 DSP的 EMIF接口相連，兩個DSP之間通過McBsp接口相連，第二 DSP的EMIF并行接口與第二 FPGA 的并行通用輸入輸出接口相連；第二FPGA的另一組并行通用輸入輸出接口與兩DAC的并行 輸入接口連接。UART的并行數(shù)據(jù)接口均連接至第二 FPGA的通用輸入輸出接口，串行輸入輸 出接口連至電平轉(zhuǎn)換芯片RS232和RS485，DDC芯片的并行數(shù)據(jù)接口于第一 FPGA的通用輸 入輸出接口相連，用于接收第一 FPGA中采集到的數(shù)據(jù)，進行DDC處理，再送回到第一 FPGA ； PCI9054的數(shù)據(jù)并行接口以及控制接口連接到第一 FPGA的通用輸入輸出接口，另一端的并 行輸入輸出接口和控制接口連接到CPCI接插件，用于軟件無線電平臺和主機端的通信，外 時鐘接口由一個SMA接頭引入信號，連接到第一 FPGA的通用輸入輸出接口上，用來接收外供時鐘；外觸發(fā)接口由一個SMA接頭引入信號，分別連接到兩個FPGA的通用輸入輸出接口上。在本設計中，ADC選用 16bit/130MHZ 的 LTC2208 芯片，DAC 選用 AD9777, DDC 選 用 GC5016，兩片 FPGA 均選用 Xilinx 公司的 Virtex-5 SX95T, PCI 芯片選用 PCI90M， 兩片DSP均選用TMS320C6455,此外，兩片F(xiàn)LASH ROM和DDR2分別配置為2M*8bit和 16M*16bit/500MHZ。(1)、TMS320C6455間的McBSP通信。通過配置DSP片內(nèi)的多緩沖串口寄存器 (McBSP)的配置，實現(xiàn)了以33MHz速率，8bit位寬進行數(shù)據(jù)傳輸。(2)、TMS320C6455外部FLASH擦寫和自啟動。如圖1所示每片DSP均通過EMIF外 部接口 CE3與一片F(xiàn)LASH連接?？梢酝ㄟ^燒寫用戶的bootloader程序?qū)崿F(xiàn)TMS320C6455 的程序加載和自啟動。(3)、TMS320C6455 通過 EMIF 中 CE2、CE4、CE5 與 FPGA 進行通信其中 GPI0[0:3]可 以觸發(fā)TMS320C6455四個外部中斷INT [4:7],并控制FPGA配置外部端口。(4 )、如圖1所示，TMS320C6455芯片外部掛接的DDR2通過CEO地址映射，以 250MHz, 32bit數(shù)據(jù)位寬可與DSP進行數(shù)據(jù)交換。(5)、如圖1所示，TMS320C6455可以控制FPGA通過RS485、RS232與外部設備連接， 如用戶計算，方便命令和調(diào)試使用。(6)、TMS320C6455的AD采集功能通過FPGA連接的LTC2208進行，共有4路AD采 集通道，采樣率可達130MSPS，雙音無雜散動態(tài)范圍(SFDR )為100dB。典型的信噪比為 77. 7dB。數(shù)字輸出采用2的補碼或者偏移二進制形式，電平與LVCMOS兼容。FPGA將AD 采集數(shù)據(jù)通過CE2，中斷方式傳輸?shù)絋MS320C6455，并保存到SDRAM中。(7 )、高配版中具有4路DA通道，如圖1所示，低配版中具有2路DA通道，如圖2所 示。本實用中DA芯片采用AD9777，該芯片是用于基帶或IF波形重建的16位高性能可編 程h/4x/8x雙通道內(nèi)插Tx數(shù)據(jù)轉(zhuǎn)換器(TxDAC)，插值輸出可達400MSPS。FPGA將AD 采集數(shù)據(jù)通過EMIF交由DSP進行算法處理之后，送到FPGA中構建的DPRAM中之后交DA處 理。(8)、本實用的DDC模塊用于對AD采集信號，進行混頻，抽取和濾波控制。通過對 DDC模塊的配置，AD信號通過DDC之后，輸出用戶需要的頻率和帶寬，便于TMS320C6455處 理。實用新型裝配有一片TI公司出品的DDC/DUC芯片GC5016，該芯片為寬帶四通道DDC/ DUC芯片，四通道模式下輸入時鐘頻率達到160MHz，標稱SFDR為115dB，四通道并行輸入輸 出。通過硬件的DDC/DUC的功能實現(xiàn)，釋放了 FPGA及DSP的邏輯資源，從而提高了用戶對 資源的利用率。如圖1所示。在本設計中引入DDC/DUC來實現(xiàn)模擬的上下變頻功能，相對于傳統(tǒng)的軟件無線電 來說是一種突破，以軟件無線電接收機為例，我們知道，傳統(tǒng)的上/下變頻是通過模擬混頻 器(Mixer)和基于鎖相環(huán)路(PLL)的頻率合成器來實現(xiàn)的。顯然這樣的方法存在頻率捷 變困難、PLL捕獲延遲大、電路實現(xiàn)較為復雜等缺點。而選用專用DDC/DUC芯片后，解決了 模擬變頻器的非線性、頻率不穩(wěn)定、相位噪聲、捷變控制性能等問題，而且頻率精度相當高。 ADC數(shù)字化信號經(jīng)過DDC/DUC處理后，才有可能用DSP或者FPGA來完成基帶解調(diào)，可以說， DDC/DUC是量化中頻/射頻信號和軟件基帶處理的橋梁。因此，DDC/DUC的引用，為設計出優(yōu)秀的軟件無線電提供了保障。同時，DDC/DUC的引入，使得后端的DSP或者FPGA能直接 將DDC/DUC處理后的信號進行基帶解調(diào)，而無須關心其他的操作，這無疑大大減小了 DSP/ FPGA的硬件開支，節(jié)省了片內(nèi)資源，從而提高了片內(nèi)資源的利用率。實施例3包括一片F(xiàn)PGA和一片DSP，四路ADC的數(shù)字輸出并行接口與第一FPGA的通用輸入 輸出接口相連；第一 FPGA的通用輸入輸出接口與第一 DSP的EMIF接口相連，DDC芯片的并 行數(shù)據(jù)接口于第一 FPGA的通用輸入輸出接口相連，用于接收第一 FPGA中采集到的數(shù)據(jù)，進 行DDC處理，再送回到第一 FPGA ； PCI9054的數(shù)據(jù)并行接口以及控制接口連接到第一 FPGA 的通用輸入輸出接口，另一端的并行輸入輸出接口和控制接口連接到CPCI接插件，外時鐘 接口由一個SMA接頭引入信號，連接到第一 FPGA的通用輸入輸出接口上，外觸發(fā)接口由一 個SMA接頭引入信號連接到第一 FPGA的通用輸入輸出接口上。在本設計中，ADC選用 16bit/130MHZ 的 LTC2208 芯片，DDC 選用 GC5016，F(xiàn)PGA 選 用 Xilinx 公司的 Virtex-5 SX95T 和 SX50T，PCI 芯片選用 PCI9054，DSP 選用 TMS320C6455, 此夕卜，F(xiàn)LASH ROM 禾Π DDR2 分別配置為 2M*8bit 禾Π 16M*16bit/500MHZ。
權利要求1.軟件無線電開發(fā)平臺，包括兩路ADC和兩路DAC，電平轉(zhuǎn)換芯片RS232、RS485、 PCI9054、CPCI, SMA、兩片F(xiàn)PGA和一片DSP，其特征在于還包括UART，兩路ADC的數(shù)字輸 出并行接口與第一 FPGA的通用輸入輸出接口相連；第一 FPGA的通用輸入輸出接口與第一 DSP的EMIF接口相連，第二 FPGA的另一組并行通用輸入輸出接口與兩路DAC的并行輸入 接口連接；UART的并行數(shù)據(jù)接口均連接至第二 FPGA的通用輸入輸出接口，串行輸入輸出接 口連至電平轉(zhuǎn)換芯片RS232和RS485，PCI9054的數(shù)據(jù)并行接口以及控制接口連接到第一 FPGA的通用輸入輸出接口，另一端的并行輸入輸出接口和控制接口連接到CPCI接插件，夕卜 時鐘接口由一個SMA接頭引入信號，連接到第一 FPGA的通用輸入輸出接口上，外觸發(fā)接口 由一個SMA接頭引入信號，分別連接到兩個FPGA的通用輸入輸出接口上。
2.根據(jù)權利要求1所述的軟件無線電開發(fā)平臺，其特征在于包括四路ADC、四路DAC、 兩片DSP、以及DDC和DUC芯片，四路ADC的數(shù)字輸出并行接口與第一 FPGA的通用輸入輸出 接口相連；第一 FPGA的通用輸入輸出接口與第一 DSP的EMIF接口相連，兩個DSP之間通過 McBsp接口相連，第二 DSP的EMIF并行接口與第二 FPGA的并行通用輸入輸出接口相連；第 二 FPGA的另一組并行通用輸入輸出接口與兩DAC的并行輸入接口連接，UART的并行數(shù)據(jù) 接口均連接至第二 FPGA的通用輸入輸出接口，串行輸入輸出接口連至電平轉(zhuǎn)換芯片RS232 和RS485，DDC芯片的并行數(shù)據(jù)接口于第一 FPGA的通用輸入輸出接口相連，用于接收第一 FPGA中采集到的數(shù)據(jù)，進行DDC處理，再送回到第一 FPGA ； PCI9054的數(shù)據(jù)并行接口以及 控制接口連接到第一 FPGA的通用輸入輸出接口，另一端的并行輸入輸出接口和控制接口 連接到CPCI接插件，用于軟件無線電平臺和主機端的通信，外時鐘接口由一個SMA接頭引 入信號，連接到第一 FPGA的通用輸入輸出接口上，用來接收外供時鐘；外觸發(fā)接口由一個 SMA接頭引入信號，分別連接到兩個FPGA的通用輸入輸出接口上。
3.根據(jù)權利要求2所述的軟件無線電開發(fā)平臺，其特征在于包括一片F(xiàn)PGA和一片 DSP,四路ADC的數(shù)字輸出并行接口與第一 FPGA的通用輸入輸出接口相連；第一 FPGA的通 用輸入輸出接口與第一 DSP的EMIF接口相連，DDC芯片的并行數(shù)據(jù)接口于第一 FPGA的通 用輸入輸出接口相連，用于接收第一 FPGA中采集到的數(shù)據(jù)，進行DDC處理，再送回到第一 FPGA ； PCI9054的數(shù)據(jù)并行接口以及控制接口連接到第一 FPGA的通用輸入輸出接口，另一 端的并行輸入輸出接口和控制接口連接到CPCI接插件，外時鐘接口由一個SMA接頭引入信 號，連接到第一 FPGA的通用輸入輸出接口上，外觸發(fā)接口由一個SMA接頭引入信號連接到 第一 FPGA的通用輸入輸出接口上。
專利摘要本實用新型公開了軟件無線電開發(fā)平臺，屬于軟件無線電開發(fā)平臺的一種，包括兩路ADC和兩路DAC，電平轉(zhuǎn)換芯片RS232、RS485、PCI9054、CPCI、SMA、兩片F(xiàn)PGA和一片DSP以及UART，本實用新型具有高性能、結(jié)構靈活、資源可裁剪，并且可應用于雷達、測頻測相、電子對抗、通信、軟件無線電、圖像處理等多種應用領域。
文檔編號H04B1/00GK201887751SQ20102064908
公開日2011年6月29日 申請日期2010年12月9日 優(yōu)先權日2010年12月9日
發(fā)明者戴榮, 鄭巖, 陰陶 申請人:成都傅立葉電子科技有限公司