專利名稱：帶寬同步電路和帶寬同步方法
技術領域：
本發(fā)明示例實施例涉及數(shù)據(jù)處理系統(tǒng)，更具體地，涉及在例如智能電話或?qū)Ш皆O 備等的移動系統(tǒng)中的帶寬同步系統(tǒng)。
背景技術：
在諸如智能電話、個人導航設備、便攜式因特網(wǎng)設備、便攜式廣播設備、和/或 多媒體設備的移動系統(tǒng)中，工作在較高頻率的高性能移動應用處理器被用在片上系統(tǒng) (System on Chip)中(以下稱為“SoC”)以支持各種應用。由于移動應用處理器執(zhí)行算術運算、邏輯運算、和/或程序命令執(zhí)行，移動應用處 理器是資源密集型(例如，存儲器密集型)元件，并且可能影響移動SoC的性能。移動應用 處理器可以包括片上二級高速緩存(secondary cache)，稱為L2 (等級幻高速緩存，以實現(xiàn) 各種功能的整合，如無線通信、個人導航、相機、便攜式游戲、便攜式音樂/視頻播放器、統(tǒng) 一移動TV、和/或個人數(shù)字助理(PDA)。L2高速緩存可以在處理器的高存儲器利用率時刻 期間提高移動系統(tǒng)的性能。為了有效設計SoC，對用于整合在一個芯片上的多個知識產(chǎn)權antellectual Properties, IP)(例如，存儲器、控制器、驅(qū)動器等)之間相互通信的總線系統(tǒng)的選擇是非 常重要的?？偩€系統(tǒng)的典型示例是來自Advanced RISC Machine (ARM)公司的基于AMBA協(xié) 議的AMBA 3.0先進可擴展接口(AXI)總線系統(tǒng)。由于例如開發(fā)時間和人力的限制，作為SoC的一部分的外圍功能模塊，諸如直接 存儲器存取控制器(DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲器控制器 (SMC)、和/或智能卡接口(SCI)，可以作為分離的IP購買。然后，這些購買到的外圍功能塊 IP可以與中央處理單元(CPU)、以及其他數(shù)據(jù)處理功能塊一起整合在芯片上以構成SoC。隨著對高性能移動應用處理器的需求的增加，SoC中CPU和高速緩存控制器的工 作頻率在幾GHz (千兆赫)級。相反，因為總線頻率不會增長到幾GHz的等級，所以比CPU 更寬的數(shù)據(jù)總線寬度被用來滿足帶寬要求。例如，當具有大約IGHz的工作頻率的CPU的數(shù) 據(jù)總線寬度為64比特時，總線系統(tǒng)的工作頻率可以被設計為具有大約200MHz的工作頻率 和大約128比特的數(shù)據(jù)總線寬度。同步降低(syncdown)邏輯和64比特到128比特擴大器(upsizer)電路可以連接 到高速緩存控制器，并且可以在具有64比特數(shù)據(jù)總線寬度和IGHz工作頻率的CPU與具有 128比特數(shù)據(jù)總線寬度和200MHz工作頻率的總線系統(tǒng)之間從大約IGHz到大約200MHz同步。在這種情況下，工作在64比特、200MHz的一部分經(jīng)同步的同步降低點具有大約1. 6GBps的帶寬，與大約8GBps的CPU帶寬或大約3. 2GBps的擴大器帶寬相比，它形成了帶 寬瓶頸。因此，可能會降低高頻CPU以及高數(shù)據(jù)寬度總線系統(tǒng)的性能。因而，需要一種帶寬同步技術以便通過解決移動系統(tǒng)中的帶寬瓶頸來改善系統(tǒng)性 能。

發(fā)明內(nèi)容
根據(jù)本發(fā)明概念的示例實施例，帶寬同步電路包括擴大器，包括至少一個同步打 包器和至少一個同步解包器，所述至少一個同步打包器和所述至少一個同步解包器基于第 一時鐘操作；以及同步降低單元，連接到所述擴大器，并且響應于具有低于所述第一時鐘頻 率的頻率的第二時鐘對所述擴大器的數(shù)據(jù)執(zhí)行同步降低操作。根據(jù)本發(fā)明概念的示例實施例，所述第一時鐘是具有大約IGHz頻率的處理器時 鐘，而所述第二時鐘是具有大約200MHz頻率的總線時鐘根據(jù)本發(fā)明概念的示例實施例，所述至少一個同步打包器對寫地址信道、寫數(shù)據(jù) 信道和寫響應信道執(zhí)行同步打包，而所述至少一個同步解包器對讀地址信道和讀數(shù)據(jù)信道 執(zhí)行同步解包。根據(jù)本發(fā)明概念的示例實施例，所述至少一個同步打包器包括第一同步存儲器 和第二同步存儲器，所述第一和第二同步存儲器被配置為接收寫地址信道、寫數(shù)據(jù)信道和 寫響應信道中的至少一個，而所述至少一個同步解包器包括第三同步存儲器和第四同步 存儲器，所述第三和第四同步存儲器被配置為接收讀地址信道和讀數(shù)據(jù)信道中的至少一 個。根據(jù)本發(fā)明概念的示例實施例，所述第一同步存儲器響應于來自同步打包控制器 的控制存儲所述寫地址信道的地址，并擴充所存儲的地址以便將經(jīng)擴充的地址輸出到所述 同步降低單元。根據(jù)本發(fā)明概念的示例實施例，所述第二同步存儲器響應于來自同步打包控制器 的控制存儲所述寫數(shù)據(jù)信道的數(shù)據(jù)，并擴充所存儲的數(shù)據(jù)以便將經(jīng)擴充的數(shù)據(jù)輸出到所述 同步降低單元。根據(jù)本發(fā)明概念的示例實施例，所述第三同步存儲器響應于來自同步解包控制器 的控制存儲所述讀地址信道的地址，并擴充所存儲的地址以便通過選擇器將經(jīng)擴充的地址 輸出到所述同步降低單元。根據(jù)本發(fā)明概念的示例實施例，所述第四同步存儲器響應于同步解包控制器的控 制存儲所述讀數(shù)據(jù)信道的數(shù)據(jù)，并經(jīng)由選擇器將所存儲的數(shù)據(jù)輸出到從接口。根據(jù)本發(fā)明概念的示例實施例，所述第一、第二、第三和第四同步存儲器中的至少 一個是先入先出(FIFO)存儲器。根據(jù)本發(fā)明概念的示例實施例，所述同步降低單元包括同步存儲器，被配置為存 儲數(shù)據(jù)；匹配值，被配置為存儲至少一個匹配值；匹配，被配置為確定存儲在所述同步存儲 器中的數(shù)據(jù)是否與所述至少一個匹配值匹配；以及第一和第二觸發(fā)器，被配置為響應于根 據(jù)所述匹配生成的激活信號鎖存數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實施例，所述擴大器包括第一同步打包器和第二同步打 包器，分別響應于所述第一時鐘和所述第二時鐘操作；以及第一同步解包器和第二同步解包器，分別響應于所述第一和第二時鐘操作，所述第一時鐘和所述第二時鐘具有不同的頻率。根據(jù)本發(fā)明概念的示例實施例，所述第一時鐘的頻率為大約400MHz，而所述第二 時鐘的頻率為大約200MHz。根據(jù)本發(fā)明概念的示例實施例，所述第一時鐘由所述電路的處理器側提供，而所 述第二時鐘由所述電路的總線側提供。根據(jù)本發(fā)明概念的示例實施例，所述第一和第二同步打包器共享第一同步存儲器 和第二同步存儲器，所述第一和第二同步存儲器被配置為接收寫地址信道、寫數(shù)據(jù)信道和 寫響應信道中的至少一個；以及所述第一和第二同步解包器共享第三同步存儲器和第四同 步存儲器，所述第三和第四同步存儲器被配置為接收讀地址信道和讀數(shù)據(jù)信道中的至少一 個。根據(jù)本發(fā)明概念的示例實施例，所述第一同步存儲器響應于來自同步打包控制器 的控制存儲所述寫地址信道的地址。根據(jù)本發(fā)明概念的示例實施例，所述第二同步存儲器響應于來自同步打包控制器 的控制存儲所述寫數(shù)據(jù)信道的數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實施例，所述第三同步存儲器響應于來自同步解包控制器 的控制存儲所述讀地址信道的地址。根據(jù)本發(fā)明概念的示例實施例，所述第四同步存儲器響應于來自同步解包控制器 的控制存儲所述讀數(shù)據(jù)信道的數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實施例，所述至少一個同步解包器響應于期望的請求和所 述第二時鐘輸出具有第一數(shù)據(jù)寬度的數(shù)據(jù)，所述第一數(shù)據(jù)寬度大于第二數(shù)據(jù)寬度；以及所 述帶寬同步電路還包括請求選擇提供單元，被配置為響應于一般請求阻擋至少一部分數(shù) 據(jù)，所阻擋的部分具有所述第二數(shù)據(jù)寬度的寬度，并且所述請求選擇提供單元被配置為響 應于所述期望的請求和所述第一時鐘提供具有所述第一數(shù)據(jù)寬度的數(shù)據(jù)，所述第一時鐘的 頻率大于所述第二時鐘的頻率。根據(jù)本發(fā)明概念的示例實施例，所述請求選擇提供單元在所述電路的中央處理單 元(CPU)側。根據(jù)本發(fā)明概念的示例實施例，所述期望的請求是包裝4突發(fā)讀請求(wrap 4 burst read request)0根據(jù)本發(fā)明概念的示例實施例，所述第一數(shù)據(jù)寬度為128比特，而所述第二數(shù)據(jù) 寬度為64比特。根據(jù)本發(fā)明概念的示例實施例，由所述同步解包器輸出的數(shù)據(jù)是具有大于所述第 二數(shù)據(jù)寬度的寬度的讀數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實施例，數(shù)據(jù)處理系統(tǒng)包括處理器，連接到高速緩存控制 器；根據(jù)如上公開的示例實施例的帶寬同步電路，連接在所述處理器和接口總線之間；以 及多個外圍功能塊，連接到所述接口總線。根據(jù)本發(fā)明概念的示例實施例，所述外圍功能塊包括直接存儲器存取控制器 (DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲器控制器(SMC)、以及智能卡 接口(SCI)中的至少兩個。
根據(jù)本發(fā)明概念的示例實施例，所述接口總線是先進可擴展接口(AXI)總線。根據(jù)本發(fā)明概念的示例實施例，在64比特包裝4突發(fā)讀(wrap 4 burst read)中， 所述擴大器在具有大約200MHz頻率的所述第二時鐘的每個周期提供一個128比特的讀數(shù)據(jù)。根據(jù)本發(fā)明概念的示例實施例，帶寬同步方法包括在第一時鐘頻率驅(qū)動處理器， 并在第二時鐘頻率驅(qū)動連接到接口總線的擴大器；對于第一讀命令，與所述第二時鐘頻率 同步地向所述擴大器輸出具有第一數(shù)據(jù)寬度的讀數(shù)據(jù)，并且對于第二讀命令，與所述第二 時鐘頻率同步地輸出具有第二數(shù)據(jù)寬度的讀數(shù)據(jù)；當具有所述第一數(shù)據(jù)寬度的讀數(shù)據(jù)被輸 入時，在擴大器中阻擋所述讀數(shù)據(jù)；以及當具有所述第二數(shù)據(jù)寬度的讀數(shù)據(jù)被輸入時，與所 述第一時鐘頻率同步地、將所述讀數(shù)據(jù)提供兩個周期的所述第一時鐘。根據(jù)本發(fā)明概念的示例實施例，所述第一數(shù)據(jù)比特寬度為64比特，所述第二數(shù)據(jù) 比特寬度為128比特。根據(jù)本發(fā)明概念的示例實施例，所述第一時鐘頻率為大約1GHz，而所述第二時鐘 頻率為大約200MHz。


通過參考附圖描述詳細的示例實施例，上述和其他特征和優(yōu)點將變得更加清楚。 附圖是為了描繪示例實施例，并且不應當被解釋為限制權利要求想要的范圍。附圖不應視 為是依比例繪出，除非明確指出。圖1是示出根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的框圖；圖2是示出具有連接到圖1的擴大器的總線結構的數(shù)據(jù)處理系統(tǒng)的框圖；圖3是示出根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的框圖；圖4是示出圖3的同步降低單元的框圖；圖5是示出根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的詳細框圖；圖6是示出圖5的擴大器的框圖；圖7是示出根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的框圖；圖8是示出圖7的擴大器的一部分的框圖；圖9是圖7的電路的操作時序圖；圖10和圖11是示出在處理器操作期間重請求(heavy requests)頻率的表；以及圖12是示出使用根據(jù)本發(fā)明的示例實施例的帶寬同步電路的移動系統(tǒng)的框圖。
具體實施例方式這里示出了詳細示例實施例。但是，這里所公開的特定的結構和功能細節(jié)僅僅是 為了描述示例實施例的目的。但是，示例實施例可以以許多可替換的形式來體現(xiàn)，而不應當 被解釋為僅僅限制在這里所描述的實施例。因此，示例實施例能夠有各種修改和可替換的形式，其實施例作為示例示出在附 圖中，并且將在這里詳細描述。但是，應當理解不是為了將示例實施例限制在所公開的特定 形式，相反，示例實施例是為了涵蓋落入示例實施例的范圍內(nèi)的所有修改、等效物、和替換 方案。相同的標號在附圖描述中指代相同的元件。
應當理解，雖然術語第一、第二等可以在這里用來描述各種不同的元件，這些元件 不應被這些術語所限制。這些術語僅用于區(qū)分一個元件與另一個元件。例如，第一元件可 以被稱為第二元件，并且類似地，第二元件可以被稱為第一元件，而不偏離示例實施例的范 圍。如這里所用，術語“和/或”包括一個或多個相關所列條目的任意或全部的組合。應當理解，當一個元件被稱為“連接”或“耦接”到另一個元件時，它可以直接連接 或耦接到另一個元件，或者可以存在插入其間的元件。相反，當一個元件被稱為“直接連接” 或“直接耦接”到另一個元件時，則不存在插入其間的元件。其他用來描述元件之間關系的 詞語應當以類似的方式來解釋(例如，“在……之間”與“直接在……之間”、“相鄰”與“直 接相鄰”等)。這里使用的術語僅用于描述特定實施例的目的，而不是要限制示例實施例。如這 里所用，單數(shù)形式“一個”和“該”旨在也包含復數(shù)形式，除非上下文清楚地另外表示。還可 以理解，當術語“包括”和/或“包含”在這里使用時，表示所述特征、整體、步驟、操作、元件 和/或組件的存在，但并不排除存在或增加一個或多個其它特征、整體、步驟、操作、元件、 組件和/或它們的組合。還應當注意，在一些可替換的實施方式中，所示出的功能/動作可能以與附圖中 所標注的不同的次序出現(xiàn)。例如，取決于所牽涉的功能/動作，接連示出的兩幅附圖可能被 基本上同時執(zhí)行，或者有時可以被以相反的次序執(zhí)行。圖1是示出根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的框圖。參考圖1，擴大器200可以安裝在從接口 100和總線矩陣300之間。擴大器200可 以執(zhí)行數(shù)據(jù)擴展器(expander)的功能，數(shù)據(jù)擴展器可以例如將64比特數(shù)據(jù)擴展為128比 特數(shù)據(jù)，以執(zhí)行帶寬同步。在圖1中，從接口 100可以連接到具有64比特寬數(shù)據(jù)總線和大 約IGHz工作頻率的中央處理單元(CPU)，而總線矩陣300可以是具有128比特寬數(shù)據(jù)總線 和大約200MHz工作頻率的總線系統(tǒng)?？偩€矩陣300可以具有多層總線矩陣結構。在圖1中，AW代表寫地址信道信號，W代表寫數(shù)據(jù)信道信號，B代表寫響應信道信
號，AR代表讀地址信道信號，而R代表讀數(shù)據(jù)信道信號。SI和MI分別代表從接口和主接□。圖2是示出具有連接到圖1的擴大器(或擴展器)的總線結構的數(shù)據(jù)處理系統(tǒng)的 框圖。參考圖2，數(shù)據(jù)處理系統(tǒng)500可以包括在擴大器200的一側(例如，上面)的窄AXI 總線和在擴大器200的另一側(例如，下面)的寬AXI總線。擴大器200可以將施加到窄 總線線路(bus line)BN的23比特、32比特和64比特數(shù)據(jù)分別擴展為64比特、128比特和 128比特數(shù)據(jù)，以便將擴展的數(shù)據(jù)提供給寬總線線路BW。圖3是示出根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的框圖。圖4是示出圖 3的同步降低單元的框圖。以下，將參考圖3和圖4描述所述示例實施例。在圖3中，擴大器200和同步降低單元250可以形成帶寬同步電路。擴大器200可以包括同步打包器(sync packer) 220和同步解包器(sync unpacker)240,同步打包器和同步解包器基于處理器時鐘CLKl操作。同步打包器220可以 包括第一和第二同步存儲器21和23、以及同步打包控制器25。同步解包器240可以包括第三和第四同步存儲器41和43、第一和第二選擇器42和44、以及同步解包控制器45。同 步打包器220可以對寫地址信道、寫數(shù)據(jù)信道和寫響應信道執(zhí)行同步打包(packing)。同步 解包器240可以對讀地址信道和讀數(shù)據(jù)信道執(zhí)行同步解包(unpacking)。第一同步存儲器21可以響應于來自同步打包控制器25的控制，存儲寫地址信道 (Aff)的地址，并且可以擴充(upsize)所存儲的地址，以便將經(jīng)擴充的地址輸出到同步降低 單元250。第二同步存儲器23可以響應于來自同步打包控制器25的控制，存儲寫數(shù)據(jù)信道 (W)的數(shù)據(jù)，并且可以擴充所存儲的數(shù)據(jù)，以便將經(jīng)擴充的數(shù)據(jù)輸出到同步降低單元250。 例如，通過擴充，所存儲的64比特數(shù)據(jù)可以作為128比特施加給同步降低單元250。第三同步存儲器41可以響應于來自同步解包控制器45的控制，存儲讀地址信道 (AR)的地址，并且可以擴充所存儲的地址，以便將經(jīng)擴充的地址通過選擇器42輸出到同步 降低單元250。第四同步存儲器43可以響應于來自同步解包控制器45的控制，存儲讀數(shù)據(jù)信道 (R)的數(shù)據(jù)，并且可以經(jīng)由選擇器44將所存儲的數(shù)據(jù)輸出到從接口 100。例如，1 比特數(shù) 據(jù)可以作為64比特數(shù)據(jù)提供給從接口 100。第一到第四同步存儲器21、23、41和43可以例如使用具有先入先出功能的先入先 出(FIFO)存儲器來實現(xiàn)。同步降低單元250可以連接到擴大器200，并且可以響應于比處理器時鐘頻率更 低的總線時鐘，對擴大器200的輸出執(zhí)行同步降低。在圖3中，施加到擴大器200的時鐘CLKl也可以在處理器的時鐘域(clock domain)下操作。因而，當處理器時鐘具有大約IGHz頻率時，時鐘CLKl也可以具有大約 IGHz頻率。另一方面，總線時鐘可以具有大約200MHz頻率。處理器(或CPU)時鐘可以是由動態(tài)電壓頻率調(diào)節(jié)控制器(DVFSC)控制的動態(tài)電 壓頻率調(diào)節(jié)(DVFS)時鐘，DVFSC可以最小化SoC的電流消耗。時鐘頻率可以由DVFSC動態(tài) 地控制。圖4是示出圖3的同步降低單元250的框圖。參考圖4，同步降低單元250可以包 括同步存儲器252、匹配值254、匹配256、第一和第二觸發(fā)器258和259。同步存儲器252 可以存儲數(shù)據(jù)。匹配值邪4可以存儲期望的匹配值。匹配256可以確定在同步存儲器252 中存儲的數(shù)據(jù)是否與匹配值匹配。匹配256可以使用例如比較器來實現(xiàn)。第一和第二觸發(fā) 器258和259可以響應于匹配256的激活信號CLKEN鎖存(latch)數(shù)據(jù)。在圖4中，輸出 線LlO集中代表圖3的AW、W和AR，而輸入線L20集中代表圖3的B禾口 R。根據(jù)示例實施例，擴大器可以在大約IGHz的高頻操作，并且可以使用高頻管線結 構。以下，將參考圖5和圖6描述本發(fā)明概念的示例實施例。圖5是根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的框圖。圖6是示出圖5的 擴大器的詳細框圖。參考圖5，帶寬同步電路500可以包括虛線條Bal周圍的框結構的擴大器210，該 擴大器210響應于第一時鐘CLKl和第二時鐘CLK2執(zhí)行擴大功能。雖然沒有示出，但是根 據(jù)上述示例實施例，擴大器210可以連接到同步降低單元。
擴大器210可以安裝在處理器側100和總線矩陣300之間。在圖6中，擴大器210 可以包括分別響應于第一和第二時鐘CLKl和CLK2操作的第一和第二同步打包器222和 224，并且第一和第二同步解包器242和244分別響應于第一和第二時鐘CLKl和CLK2操作。 第一和第二同步打包器222和2M可以共享第一和第二同步存儲器21和23。第一同步打 包器222可以包括第一同步打包控制器沈，而第二同步打包器2 可以包括第二同步打包 控制器27。第一和第二同步解包器242和244可以共享第三和第四同步存儲器41和43。 第一同步解包器242可以包括第二復用器44和第一同步解包控制器46，而第二同步解包 器244可以包括第一復用器42和第二同步解包控制器47。在第一和第二同步打包控制器 26和27以及第一和第二同步解包控制器46和47旁邊示出的參考字符FSM_s和FSM_m分 別代表有限狀態(tài)機-從(finite state machine-slave)和有限狀態(tài)機-主(finite state machine-master)。當?shù)谝粫r鐘CLKl為大約400MHz時，第二時鐘CLK2可以為大約200MHz。從而，第 一時鐘CLKl可以從CPU側提供，而第二時鐘CLK2可以從BUS側提供。除了擴大器210被分為可以在不同頻率操作的兩部分之外，在圖6中示出的擴大 器210可以有些類似于圖3的擴大器200。因此，在64比特和128比特的不同比特寬度的情況下，如果擴大器210中的第一 同步打包器222和第一同步解包器242操作在400MHz，并且第二同步打包器2M和第二同 步解包器244操作在200MHz，則可以實現(xiàn)帶寬平衡。但是，除了 200MHz總線時鐘和IGHz DVFS時鐘之外，圖6的示例實施例可以使用 400MHz時鐘。因此，圖6的示例實施例在由于存在額外時鐘而加載(loading)的情況下特 別有用。圖7是示出根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的框圖。圖8是示出圖 7的擴大器的一部分的框圖。圖9是圖7的電路的操作時序圖。參考圖7，帶寬同步電路可以包括操作在第二時鐘CLK2處的擴大器202和CPU側 的從接口(Si) 102。SI 102可以具有請求選擇提供單元的結構，該請求選擇提供單元包括 存儲器10、復用器14和寄存器19。根據(jù)本發(fā)明概念的示例實施例，帶寬同步電路可以包括 擴大器102和請求選擇提供單元。雖然沒有示出，但是根據(jù)上面公開的示例實施例，擴大器 202可以連接到同步降低單元。擴大器202可以響應于第二時鐘CLK2(例如，200MHz)操作，并且可以包括同步解 包器(圖8的對幻，同步解包器響應于預定/期望的請求(例如，包裝4突發(fā)讀請求，或包 裝8突發(fā)讀請求)，輸出具有第二數(shù)據(jù)比特寬度的讀數(shù)據(jù)R。根據(jù)示例實施例，擴大器202 還可以包括根據(jù)上面公開的示例實施例中的任意一個的同步打包器。請求選擇提供單元可以使響應于一般命令請求(增量突發(fā)或固定突發(fā))而輸入 的、具有第一數(shù)據(jù)寬度的讀數(shù)據(jù)R繞過或阻擋其通過。例如，利用包裝4突發(fā)讀請求，請求 選擇提供單元可以響應于具有比第二時鐘更高頻率的第一時鐘(例如，IGHz)，將具有第二 時鐘比特寬度(例如，1 比特)的讀數(shù)據(jù)R輸入提供兩個時鐘周期。存儲器10是檢測存在或不存在包裝4突發(fā)讀請求的電路元件。存儲器10可以包 括地址讀內(nèi)容可尋址存儲器(Address Read Contents Addressable Memory，ARCAM)。復 用器14可以響應于選擇信號SEL經(jīng)由總線線路B2和B3接收128比特數(shù)據(jù)，并且可以與第一時鐘(例如，IGHz)同步地將所接收的128比特數(shù)據(jù)提供給R-信道18。例如，所接收的 128比特數(shù)據(jù)可以以每個具有64比特數(shù)據(jù)的兩部分來提供。當選擇信號SEL去激活時(例 如，在一般請求的情況下)，復用器14可以不將由總線線路B2提供的64比特數(shù)據(jù)提供給 R-信道18。而是，寄存器19可以存儲64比特數(shù)據(jù)，并且可以作為用于記錄器的存儲元件。 例如，當在包裝4突發(fā)讀請求期間數(shù)據(jù)沒有按順序輸入時，寄存器19可以用來按順序輸出 數(shù)據(jù)。參考圖8，同步解包器242可以包括第三和第四同步存儲器41和43、第一和第二 復用器42和44、存儲器46和同步解包控制器45。存儲器46可以檢測存在或不存在包裝4 突發(fā)讀請求。當對讀地址信道AR和讀數(shù)據(jù)信道R執(zhí)行同步解包時，同步解包器242可以對 于期望的請求(例如，包裝4突發(fā)讀請求)經(jīng)由總線線路B2和B3輸出具有第二比特寬度 (例如，1 比特)的讀數(shù)據(jù)R。而且，在除了包裝突發(fā)讀請求(wrap burst read request)的 請求的情況下，從第四同步存儲器43輸出的64比特數(shù)據(jù)可以與第二時鐘(例如，200MHz) 同步地輸出。在包裝4突發(fā)讀請求的情況下，1 比特數(shù)據(jù)可以從第四同步存儲器43輸出， 或者可以輸出繞過第四同步存儲器43的128比特數(shù)據(jù)。參考RDATAh，圖9示出了對于包裝4突發(fā)讀請求、輸出具有第二數(shù)據(jù)比特寬度 (例如，64比特)的讀數(shù)據(jù)。RDATAh示出了從圖7的復用器14輸出的數(shù)據(jù)的時序。在圖 9中示出的CLK代表CPU的時鐘。CPU的時鐘可以對應于具有大約IGHz頻率的第一時鐘。 而且，ACLK代表AXI總線時鐘，該AXI總線時鐘對應于具有大約200MHz頻率的第二時鐘。 INCLKEN代表輸入時鐘使能信道。在圖9中，在時間點tl和t2之間的部分可以對應于CPU的一個時鐘周期。而且，在時間點t3和t4之間的部分可以對應于CPU的一個時鐘周期。參考 RDATAla，響應于包裝4突發(fā)讀請求，可以在總線時鐘QOOMHz)的一個周期期間接收128比 特數(shù)據(jù)。響應于從輸入時鐘使能信號INCLKEN修改的使能信號INCLKEN_M，可以在CPU的2 個時鐘周期期間輸出所接收的128比特RDATAla作為128比特數(shù)據(jù)(通過將al和a2相加 而獲得的數(shù)據(jù))。另一方面，RDATAl示出了在不存在包裝3突發(fā)讀請求的情況下接收64比特數(shù)據(jù)。 RDATA2示出了在CPU的一個時鐘周期期間輸出所接收的64比特數(shù)據(jù)作為64比特數(shù)據(jù)al。因而，在第二時鐘期間并且響應于特定請求(例如，包裝4突發(fā)讀請求)，可以發(fā)送 具有兩倍于R-信道的比特寬度大小的比特寬度的數(shù)據(jù)。然后，可以在第一時鐘的2個周期 期間提供該數(shù)據(jù)。結果，可以有效維持帶寬的平衡。在圖10和圖11中示出了在示例實施例中包裝4突發(fā)讀請求的一個功能。圖10和圖11是示出在處理器操作期間重請求頻率的表。當出現(xiàn)諸如多加載(multiple loads)或命令執(zhí)行之類的重(例如，資源密集型) 請求時，可能導致高速緩存錯誤(cache miss)，從而降低系統(tǒng)操作性能。根據(jù)本發(fā)明概念的 示例實施例，已經(jīng)對兩種情況執(zhí)行了 CPU痕量(trace)分析，以找出高速緩存錯誤情況的頻 率。圖10是示出在使用來自Advanced RISC Machine (ARM)公司的AXI總線的 ARMl 176PB_L2WA1 locAXI. out的情況下重請求的頻率的表。圖11是示出在ARM1176PB_ L2AWCACHEattr_AXI. out的情況下重請求的頻率的表。這里，L2WAlloc代表L2高速緩存的分配，而L2AWCACHEattr可以代表L2高速緩存的寫地址的屬性。在圖10中，在AR包裝突發(fā)4請求中，在四個時鐘周期內(nèi)出現(xiàn)的通信量計數(shù)可以為 17，491，這表示大約9. 的累積率(accumulation ratio)。在圖11中，在AR包裝突發(fā)4 請求中，在四個時鐘周期內(nèi)出現(xiàn)的通信量計數(shù)可以為14，621，這表示大約7. 5%的累積率。 最終，在圖10中重請求頻率可以總共為大約5. 88%，而在圖11中重請求頻率可以總共為大 約 1. 51%。如上所述，對于臨界性能(critical performance)的包裝4突發(fā)讀請求，為了解 決帶寬瓶頸，數(shù)據(jù)可以在圖9的RDATAla的時間被發(fā)送，并且可以在RDATAh的時間被提供 給CPU側，從而得到對帶寬瓶頸更加有效的解決方案。圖12是示出包括根據(jù)本發(fā)明概念的示例實施例的帶寬同步電路的移動系統(tǒng)的框 圖。參考圖12，移動系統(tǒng)可以包括具有L2高速緩存的CPU 500、連接到AXI總線BUSl 的媒體系統(tǒng)510、調(diào)制解調(diào)器520、存儲器控制器420、引導R0M430和顯示器控制器440。存 儲器410(例如，DRAM、閃存等)可以連接到存儲器控制器420。顯示器450 (例如，IXD等) 可以連接到顯示器控制器440。BUSl可以是CPU總線，而BUS2可以是存儲器總線。CPU 500除了等級2 (L2)高速 緩存以外還可以包括等級一(Li)高速緩存。Ll高速緩存可以用來存儲頻繁存取的數(shù)據(jù)和 /或命令。類似地，L2高速緩存可以用來存儲頻繁存取的數(shù)據(jù)和/或命令。圖12的移動系統(tǒng)可以實現(xiàn)在例如智能電話、個人導航設備、便攜式因特網(wǎng)設備、 便攜式廣播設備和/或多媒體設備中。在圖12的移動系統(tǒng)中，根據(jù)在圖7中示出的示例實施例的帶寬同步電路可以安置 在CPU 500的塊與AXI總線之間。但是，示例實施例并不限制于此，并且任何前述的示例實 施例可以用在移動系統(tǒng)中。在這種情況下，由于圖7的SI塊102在CPU側，因此可以在大約IGHz的第一時鐘 驅(qū)動SI塊102，而可以在大約200MHz的第二時鐘驅(qū)動連接到AXI總線的擴大器202。在正常讀時，在擴大器202側，64比特數(shù)據(jù)可以與200MHz時鐘同步地輸出，并且， 在64比特包裝4突發(fā)讀時，128比特讀數(shù)據(jù)可以與200MHz時鐘同步地輸出。在正常讀時，CPU側的SI塊102可以通過R-信道18將64比特讀數(shù)據(jù)繞過到CPU， 并且在包裝4突發(fā)讀時，可以在兩個周期期間、與IGHz時鐘同步地將128比特讀數(shù)據(jù)提供 給 CPU。因此，當在包裝4突發(fā)讀請求的情況下執(zhí)行帶寬同步時，擴大器電路的修改可以 被最小化，并且?guī)捚款i也可以被有效地解決，由此改善了使用SoC的移動系統(tǒng)的操作性 能。此外，諸如移動系統(tǒng)的數(shù)據(jù)處理系統(tǒng)的制造成本也可以被降低。雖然針對在64比特高頻CPU子系統(tǒng)和128比特低頻總線接口之間生成的帶寬瓶 頸描述了本發(fā)明概念的示例實施例，但是示例實施例并不限制于此，并且本發(fā)明概念的示 例實施例也可以應用到任何其中可能出現(xiàn)帶寬瓶頸的數(shù)據(jù)處理系統(tǒng)。根據(jù)示例實施例，移動系統(tǒng)中處理器的數(shù)量可以增加為大于兩個。處理器的示例 可以包括微處理器、CPU、數(shù)字信號處理器、微控制器、精簡指令集計算機、復雜指令集計算 機等。
根據(jù)本發(fā)明概念的示例實施例，在CPU和總線之間的同步瓶頸可以被最小化或減因此，當帶寬同步電路被用在SoC中時，可以降低數(shù)據(jù)處理系統(tǒng)的制造成本，并且 能夠改善SoC的操作性能。已經(jīng)這樣描述的示例實施例，很清楚所述示例實施例可以以多種方式進行改變。 這樣的改變不應被認為是脫離了示例實施例意圖的精神和范圍，并且本領域技術人員非常 清楚所有這樣的修改都意圖包括在權利要求的范圍內(nèi)。
權利要求
1.一種帶寬同步電路，包括擴大器，包括至少一個同步打包器和至少一個同步解包器，所述至少一個同步打包器 和所述至少一個同步解包器基于第一時鐘操作；以及同步降低單元，連接到所述擴大器，并且被配置為響應于具有低于所述第一時鐘頻率 的頻率的第二時鐘，對所述擴大器的數(shù)據(jù)執(zhí)行同步降低操作。
2.如權利要求1所述的帶寬同步電路，其中，所述第一時鐘是具有IGHz頻率的處理器 時鐘，而所述第二時鐘是具有200MHz頻率的總線時鐘。
3.如權利要求2所述的帶寬同步電路，其中，所述至少一個同步打包器對寫地址信道、 寫數(shù)據(jù)信道和寫響應信道執(zhí)行同步打包，而所述至少一個同步解包器對讀地址信道和讀數(shù) 據(jù)信道執(zhí)行同步解包。
4.如權利要求3所述的帶寬同步電路，其中所述至少一個同步打包器包括第一同步存儲器和第二同步存儲器，所述第一和第二同步存儲器被配置為接收寫地址 信道、寫數(shù)據(jù)信道和寫響應信道中的至少一個，以及其中所述至少一個同步解包器包括第三同步存儲器和第四同步存儲器，所述第三和第四同步存儲器被配置為接收讀地址 信道和讀數(shù)據(jù)信道中的至少一個。
5.如權利要求4所述的帶寬同步電路，其中，所述第一同步存儲器響應于來自同步打 包控制器的控制，存儲所述寫地址信道的地址，并擴充所存儲的地址以便將經(jīng)擴充的地址 輸出到所述同步降低單元。
6.如權利要求4所述的帶寬同步電路，其中，所述第二同步存儲器響應于來自同步打 包控制器的控制，存儲所述寫數(shù)據(jù)信道的數(shù)據(jù)，并擴充所存儲的數(shù)據(jù)以便將經(jīng)擴充的數(shù)據(jù) 輸出到所述同步降低單元。
7.如權利要求4所述的帶寬同步電路，其中，所述第三同步存儲器響應于來自同步解 包控制器的控制，存儲所述讀地址信道的地址，并擴充所存儲的地址以便通過選擇器將經(jīng) 擴充的地址輸出到所述同步降低單元。
8.如權利要求4所述的帶寬同步電路，其中，所述第四同步存儲器響應于同步解包控 制器的控制，存儲所述讀數(shù)據(jù)信道的數(shù)據(jù)，并經(jīng)由選擇器將所存儲的數(shù)據(jù)輸出到從接口。
9.如權利要求4所述的帶寬同步電路，所述第一、第二、第三和第四同步存儲器中的至 少一個是先入先出(FIFO)存儲器。
10.如權利要求1所述的帶寬同步電路，其中，所述同步降低單元包括同步存儲器，被配置為存儲數(shù)據(jù)；匹配值，被配置為存儲至少一個匹配值；匹配，被配置為確定存儲在所述同步存儲器中的數(shù)據(jù)是否與所述至少一個匹配值匹 配；以及第一觸發(fā)器和第二觸發(fā)器，被配置為響應于根據(jù)所述匹配生成的激活信號來鎖存數(shù)據(jù)。
11.如權利要求1所述的帶寬同步電路，其中，所述擴大器包括第一同步打包器和第二同步打包器，分別響應于所述第一時鐘和所述第二時鐘操作；以及第一同步解包器和第二同步解包器，分別響應于所述第一和第二時鐘操作，所述第一 時鐘和所述第二時鐘具有不同的頻率。
12.如權利要求11所述的帶寬同步電路，其中，所述第一時鐘的頻率為400MHz，而所述 第二時鐘的頻率為200MHz。
13.如權利要求11所述的帶寬同步電路，其中，所述第一時鐘由所述電路的處理器側 提供，而所述第二時鐘由所述電路的總線側提供。
14.如權利要求11所述的帶寬同步電路，其中，所述第一和第二同步打包器共享第一同步存儲器和第二同步存儲器，所述第一 和第二同步存儲器被配置為接收寫地址信道、寫數(shù)據(jù)信道和寫響應信道中的至少一個；以 及其中，所述第一和第二同步解包器共享第三同步存儲器和第四同步存儲器，所述第三 和第四同步存儲器被配置為接收讀地址信道和讀數(shù)據(jù)信道中的至少一個。
15.如權利要求14所述的帶寬同步電路，其中，所述第一同步存儲器響應于來自同步 打包控制器的控制存儲所述寫地址信道的地址。
16.如權利要求14所述的帶寬同步電路，其中，所述第二同步存儲器響應于來自同步 打包控制器的控制存儲所述寫數(shù)據(jù)信道的數(shù)據(jù)。
17.如權利要求14所述的帶寬同步電路，其中，所述第三同步存儲器響應于來自同步 解包控制器的控制存儲所述讀地址信道的地址。
18.如權利要求14所述的帶寬同步電路，其中，所述第四同步存儲器響應于來自同步 解包控制器的控制存儲所述讀數(shù)據(jù)信道的數(shù)據(jù)。
19.如權利要求1所述的帶寬同步電路，其中所述至少一個同步解包器響應于期望的請求和所述第二時鐘，輸出具有第一數(shù)據(jù)寬度 的數(shù)據(jù)，所述第一數(shù)據(jù)寬度大于第二數(shù)據(jù)寬度；以及所述帶寬同步電路還包括請求選擇提供單元，被配置為響應于一般請求阻擋至少一部分數(shù)據(jù)，所阻擋的部分具 有所述第二數(shù)據(jù)寬度的寬度，并且所述請求選擇提供單元被配置為響應于所述期望的請求 和所述第一時鐘提供具有所述第一數(shù)據(jù)寬度的數(shù)據(jù)，所述第一時鐘的頻率大于所述第二時 鐘的頻率。
20.如權利要求19所述的帶寬同步電路，其中，所述請求選擇提供單元在所述電路的 中央處理單元(CPU)側。
21.如權利要求19所述的帶寬同步電路，其中，所述期望的請求是包裝4突發(fā)讀請求。
22.如權利要求19所述的帶寬同步電路，其中，所述第一數(shù)據(jù)寬度為128比特，而所述 第二數(shù)據(jù)寬度為64比特。
23.如權利要求19所述的帶寬同步電路，其中，由所述同步解包器輸出的數(shù)據(jù)是具有 大于所述第二數(shù)據(jù)寬度的寬度的讀數(shù)據(jù)。
24.—種數(shù)據(jù)處理系統(tǒng)，包括處理器，連接到高速緩存控制器；如權利要求19所述的帶寬同步電路，連接在所述處理器和接口總線之間；以及多個外圍功能塊，連接到所述接口總線。
25.如權利要求M所述的數(shù)據(jù)處理系統(tǒng)，其中，所述外圍功能塊包括直接存儲器存取 控制器(DMAC)、通用串行總線(USB)、外圍組件互連(PCI)、靜態(tài)存儲器控制器(SMC)、以及 智能卡接口(SCI)中的至少兩個。
26.如權利要求M所述的數(shù)據(jù)處理系統(tǒng)，其中，所述接口總線是先進可擴展接口(AXI) 總線。
27.如權利要求M所述的數(shù)據(jù)處理系統(tǒng)，其中，在64比特包裝4突發(fā)讀中，所述擴大器 在具有200MHz頻率的所述第二時鐘的每個周期提供一個128比特的讀數(shù)據(jù)。
28.一種帶寬同步方法，包括在第一時鐘頻率驅(qū)動處理器，并且在第二時鐘頻率驅(qū)動連接到接口總線的擴大器；對于第一讀命令，與所述第二時鐘頻率同步地向所述擴大器輸出具有第一數(shù)據(jù)寬度的 讀數(shù)據(jù)，并且對于第二讀命令，與所述第二時鐘頻率同步地輸出具有第二數(shù)據(jù)寬度的讀數(shù) 據(jù)；當具有所述第一數(shù)據(jù)寬度的讀數(shù)據(jù)被輸入時，在擴大器中阻擋所述讀數(shù)據(jù)；以及當具有所述第二數(shù)據(jù)寬度的讀數(shù)據(jù)被輸入時，與所述第一時鐘頻率同步地、將所述讀 數(shù)據(jù)提供兩個周期的所述第一時鐘。
29.如權利要求觀所述的方法，其中，所述第一數(shù)據(jù)比特寬度為64比特，所述第二數(shù)據(jù) 比特寬度為128比特。
30.如權利要求觀所述的方法，其中，所述第一時鐘頻率為1GHz，而所述第二時鐘頻率 為 200MHz。
全文摘要
本發(fā)明示例實施例涉及帶寬同步電路和帶寬同步方法。帶寬同步電路包括擴大器和同步降低單元。擴大器包括根據(jù)第一時鐘操作的同步打包器和同步解包器。同步降低單元連接到擴大器，并且響應于頻率低于第一時鐘頻率的第二時鐘，對擴大器的數(shù)據(jù)執(zhí)行同步降低操作。
文檔編號H04W56/00GK102083196SQ201010566410
公開日2011年6月1日 申請日期2010年11月26日 優(yōu)先權日2009年11月26日
發(fā)明者嚴濬亨, 尹栽根, 沈圣勛, 洪性珉, 鄭法澈, 鄭賢旭 申請人:三星電子株式會社