專利名稱：基帶數(shù)據(jù)的傳輸方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線通信技術(shù)，特別是涉及一種基帶數(shù)據(jù)的傳輸方法和裝置。
背景技術(shù)：
基帶數(shù)據(jù)為采樣處理之后的數(shù)字信號。現(xiàn)有技術(shù)中，基帶數(shù)據(jù)通常是基
于現(xiàn)場可編程門陣列(Field Programmable Gate Array,簡稱FPGA ),以 周期幀的方式進(jìn)行組幀和解幀，從而實(shí)現(xiàn)數(shù)據(jù)傳輸。各通信系統(tǒng)對碼片周期 和幀格式有各自的規(guī)定，例如某WCDMA系統(tǒng)規(guī)定碼片周期為每秒發(fā)送3. 84M 個碼片)，每幀發(fā)送的上行基帶信號為6bit，每幀發(fā)送的下行基帶信號為14 bit等。因此，在某一無線通信系統(tǒng)中，基帶數(shù)據(jù)傳輸具有固定碼片周期和 固定幀格式的特性。
現(xiàn)有技術(shù)使用寄存器映射的方式完成需傳輸?shù)幕鶐?shù)據(jù)的組幀和解幀。 例如假設(shè)在一個碼片周期中有1024bit基帶數(shù)據(jù)需要傳輸。該情形下，需 布設(shè)分別支持1024位的2個寄存器組，當(dāng)前節(jié)點(diǎn)通過2張寄存器表對2個寄 存器組中各寄存器的各位進(jìn)行讀寫控制，從而實(shí)現(xiàn)每幀基帶數(shù)據(jù)的傳輸。每 張寄存器表存儲有寄存器組中寄存器各位與1024bit基帶數(shù)據(jù)的存取位置的 映射關(guān)系。在碼片周期的起始時刻，當(dāng)前節(jié)點(diǎn)按照幀格式將接收的基帶數(shù)據(jù) 依次寫入第一寄存器表格，并根據(jù)映射關(guān)系將基帶數(shù)據(jù)分別寫入第一寄存器 組的相應(yīng)位中；在當(dāng)前碼片周期的結(jié)束時刻，第一寄存器表格完成數(shù)據(jù)的寫 入，第一寄存器組的數(shù)據(jù)寫入完成。在下一碼片周期的起始時刻，當(dāng)前節(jié)點(diǎn) 按照幀格式將接收的基帶數(shù)據(jù)依次寫入第二寄存器表格，并根據(jù)上述映射關(guān) 系將基帶數(shù)據(jù)分別寫入第二寄存器組的相應(yīng)位中，同時按照第一寄存器表格 依次讀取第一寄存器組各位中已寫入的基帶數(shù)據(jù)發(fā)送給下游節(jié)點(diǎn)。以此類推， 當(dāng)前節(jié)點(diǎn)以碼片周期為時間間隔對第一寄存器或第二寄存器的讀和寫進(jìn)行交替控制，以實(shí)現(xiàn)基帶數(shù)據(jù)的流水式傳輸。
但是，現(xiàn)有技術(shù)使用寄存器映射的方式完成需傳輸基帶數(shù)據(jù)的組幀和解 幀，需耗費(fèi)較大的寄存器資源。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種基帶數(shù)據(jù)的傳輸方法和裝置，用以降低基帶數(shù)據(jù) 傳輸?shù)挠布Y源消耗，從而降低實(shí)現(xiàn)基帶數(shù)據(jù)傳輸所需的成本。
本發(fā)明實(shí)施例提供了一種基帶數(shù)據(jù)的傳輸裝置，包括
解幀模塊，用于將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理，得到多個具有預(yù)設(shè) 大小的天線載波數(shù)據(jù)，以預(yù)設(shè)碼片周期依次發(fā)送所述天線載波數(shù)據(jù)；
主控模塊，用于發(fā)送當(dāng)前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)的尋址信息，所述 尋址信息包括所述當(dāng)前需傳輸?shù)奶炀€載波數(shù)據(jù)的讀地址和寫地址；
路由交換模塊，用于獲取所述尋址信息；在當(dāng)前節(jié)點(diǎn)為用于傳輸所述基 帶數(shù)據(jù)流的拓樸路徑的首節(jié)點(diǎn)時，將所述天線載波數(shù)據(jù)緩存到所述首節(jié)點(diǎn)的 乒乓隨才幾存儲器中；或者，在當(dāng)前節(jié)點(diǎn)為所述拓樸路徑的中間節(jié)點(diǎn)或末節(jié)點(diǎn) 時，在所述當(dāng)前節(jié)點(diǎn)的上級乒乓隨機(jī)存儲器與所述讀地址相應(yīng)的地址獲取天 線載波數(shù)據(jù)，將獲取的天線載波數(shù)據(jù)緩存到所述當(dāng)前節(jié)點(diǎn)的兵乓隨機(jī)存儲器 與所述寫地址相應(yīng)的地址；
組幀模塊，用于將所述拓樸路徑的末節(jié)點(diǎn)的乒乓隨機(jī)存儲器緩存的天線 載波數(shù)據(jù)進(jìn)行組幀處理后，得到所述基帶數(shù)據(jù)流。
本發(fā)明實(shí)施例還提供了一種基帶數(shù)據(jù)的傳輸方法，包括
將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理，得到多個具有預(yù)設(shè)大小的天線載波 數(shù)據(jù)，以預(yù)設(shè)碼片周期依次發(fā)送所述天線載波數(shù)據(jù)；
獲取當(dāng)前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)的尋址信息，所述尋址信息包括所 述當(dāng)前需傳輸?shù)奶炀€載波凄t據(jù)的讀地址和寫地址；
在當(dāng)前節(jié)點(diǎn)為用于傳輸所述基帶數(shù)據(jù)流的拓樸路徑的首節(jié)點(diǎn)時，將所述天線載波數(shù)據(jù)緩存到所述首節(jié)點(diǎn)的兵乓隨機(jī)存儲器中；或者，在當(dāng)前節(jié)點(diǎn)為 所述拓樸路徑的中間節(jié)點(diǎn)或末節(jié)點(diǎn)時，在所述當(dāng)前節(jié)點(diǎn)的上級兵乓隨機(jī)存儲 器與所述讀地址相應(yīng)的地址獲取天線載波數(shù)據(jù)，將獲取的天線載波數(shù)據(jù)緩存 到所述當(dāng)前節(jié)點(diǎn)的兵乓隨機(jī)存儲器與所述寫地址相應(yīng)的地址；
將所述拓樸路徑的末節(jié)點(diǎn)的乒乓隨機(jī)存儲器緩存的天線載波數(shù)據(jù)進(jìn)行組 幀處理后，得到所述基帶數(shù)據(jù)流。
本發(fā)明實(shí)施例提供的基帶數(shù)據(jù)的傳輸方法和裝置中，在基帶數(shù)據(jù)傳輸拓 樸路徑的節(jié)點(diǎn)上設(shè)置價(jià)格相對于寄存器便宜的隨機(jī)存儲器，可實(shí)現(xiàn)基帶數(shù)據(jù) 的乒乓緩存和路由交換，因而明顯減少了基帶數(shù)據(jù)傳輸所需的硬件資源開銷， 降低了實(shí)現(xiàn)基帶數(shù)據(jù)傳輸所需的成本。


為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對實(shí)施例描述中 所需要使用的附圖作筒單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性 的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
圖la為本發(fā)明實(shí)施例提供的基帶數(shù)據(jù)的傳輸裝置結(jié)構(gòu)示意圖lb為本發(fā)明實(shí)施例提供的基帶數(shù)據(jù)的傳輸方法流程示意圖2a為本發(fā)明提供的基帶數(shù)據(jù)的傳輸方法應(yīng)用場景一拓樸結(jié)構(gòu)示意圖2b為本發(fā)明第一實(shí)施例提供的基帶數(shù)據(jù)的傳輸方法流程示意圖3為本發(fā)明基帶數(shù)據(jù)的傳輸節(jié)點(diǎn)的邏輯結(jié)構(gòu)示意圖4為本發(fā)明實(shí)施例以兵乓方式存取A x c數(shù)據(jù)的原理示意圖5為本發(fā)明提供的基帶數(shù)據(jù)的傳輸方法應(yīng)用場景二拓樸結(jié)構(gòu)示意圖6為本發(fā)明基帶數(shù)據(jù)的傳輸?shù)墓补?jié)點(diǎn)的邏輯結(jié)構(gòu)示意圖。
具體實(shí)施例方式
7下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行 清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而 不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有付 出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
為便于清楚描述本發(fā)明技術(shù)方案，首先對本發(fā)明下面各詳述實(shí)施例中使
用的相關(guān)術(shù)語進(jìn)行說明"天線x載波(Antenna x Carrier,簡稱A x C )" 是數(shù)據(jù)傳輸?shù)淖钚卧景l(fā)明實(shí)施例中，"天線載波數(shù)據(jù)"即為以A x C為 單元量化的數(shù)據(jù)，也可稱為AxC數(shù)據(jù)。用于傳輸基帶數(shù)據(jù)的拓樸路徑流經(jīng)的 第一個節(jié)點(diǎn)為稱為首節(jié)點(diǎn)，流經(jīng)的最后一個節(jié)點(diǎn)稱為末節(jié)點(diǎn)，在首節(jié)點(diǎn)和某 節(jié)點(diǎn)之間的節(jié)點(diǎn)稱為中間節(jié)點(diǎn)。如果當(dāng)前節(jié)點(diǎn)是中間節(jié)點(diǎn)，則當(dāng)前節(jié)點(diǎn)同時 存在相鄰的上游節(jié)點(diǎn)和相鄰的下游節(jié)點(diǎn)，上游節(jié)點(diǎn)和下游節(jié)點(diǎn)是#4居拓樸路 徑流經(jīng)各節(jié)點(diǎn)的先后順序確定，如無特別說明，上游節(jié)點(diǎn)即為當(dāng)前節(jié)點(diǎn)的相 鄰的上游節(jié)點(diǎn)，下游節(jié)點(diǎn)即為當(dāng)前節(jié)點(diǎn)的相鄰的下游節(jié)點(diǎn)。當(dāng)兩條或兩條以 上的拓樸路徑流經(jīng)某一相同的節(jié)點(diǎn)，該節(jié)點(diǎn)成為這些拓樸路徑的公共節(jié)點(diǎn)。 本發(fā)明實(shí)施例將以兵乓方式存取AxC數(shù)據(jù)的隨機(jī)存儲器稱為乒乓RAM (Random Access Memory,簡稱RAM)。每個節(jié)點(diǎn)均中設(shè)置有乒乓RAM。將當(dāng) 前節(jié)點(diǎn)的上游節(jié)點(diǎn)中設(shè)置的兵乓RAM稱為上級兵乓RAM;將當(dāng)前節(jié)點(diǎn)的下游 節(jié)點(diǎn)中設(shè)置的乒乓RAM稱為下級兵乓RAM。
圖la為本發(fā)明實(shí)施例提供的基帶數(shù)據(jù)的傳輸裝置結(jié)構(gòu)示意圖。如圖la 所示，本實(shí)施例基帶數(shù)據(jù)的傳輸裝置包括解幀模塊、主控模塊、路由交換 模塊和組幀模塊。
解幀模塊用于將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理，得到多個具有預(yù)設(shè)大 小的AxC數(shù)據(jù)，以預(yù)設(shè)碼片周期依次發(fā)送上述AxC數(shù)據(jù)。
主控模塊用于發(fā)送當(dāng)前節(jié)點(diǎn)需傳輸?shù)腁xC數(shù)據(jù)的尋址信息，上述尋址信 息包括上述當(dāng)前需傳輸?shù)腁xC數(shù)據(jù)的讀地址和寫地址。
路由交換模塊用于獲取上述尋址信息；在當(dāng)前節(jié)點(diǎn)為用于傳輸上述基帶數(shù)據(jù)流的拓樸路徑的首節(jié)點(diǎn)時，將上述當(dāng)前需傳輸?shù)腁 x C數(shù)據(jù)緩存到上述首 節(jié)點(diǎn)的乒乓隨機(jī)存儲器中；或者，在當(dāng)前節(jié)點(diǎn)為上述拓樸路徑的中間節(jié)點(diǎn)或 末節(jié)點(diǎn)時，在當(dāng)前節(jié)點(diǎn)的上級兵乓隨機(jī)存儲器與上述讀地址相應(yīng)的地址獲取 AxC數(shù)據(jù)，將獲取的AxC數(shù)據(jù)緩存到當(dāng)前節(jié)點(diǎn)的兵乓隨機(jī)存儲器與上述寫 地址相應(yīng)的地址。該路由交換模塊可包括多個節(jié)點(diǎn)，每個節(jié)點(diǎn)可包括寫入邏 輯電路、乒乓隨機(jī)存儲器和讀出邏輯電路。
組幀模塊用于將上述末節(jié)點(diǎn)的乒乓隨機(jī)存儲器緩存的AxC數(shù)據(jù)進(jìn)行組 幀處理后，得到上述基帶數(shù)據(jù)流。
在上述技術(shù)方案的基礎(chǔ)上，路由交換模塊可進(jìn)一步包括至少兩個通信連 接的節(jié)點(diǎn)；每個節(jié)點(diǎn)包括寫入邏輯電路、乒乓隨機(jī)存儲器和讀出邏輯電路， 每個兵乓隨機(jī)存儲器包括第一數(shù)據(jù)緩沖區(qū)和第二數(shù)據(jù)緩沖區(qū)。其中，寫入邏 輯電路用于可以在奇數(shù)碼片周期將接收的A x C數(shù)據(jù)寫入到第一數(shù)據(jù)緩沖區(qū)， 在偶數(shù)碼片周期將接收的AxC數(shù)據(jù)寫入到第二數(shù)據(jù)援沖區(qū)；讀出邏輯電路用 于在偶數(shù)碼片周期讀出第一數(shù)據(jù)緩沖區(qū)已寫入的AxC數(shù)據(jù)，在奇數(shù)碼片周期 讀出第二數(shù)據(jù)緩沖區(qū)已寫入的A x C數(shù)據(jù)。
為便于進(jìn)行某一數(shù)據(jù)緩沖區(qū)的A x c數(shù)據(jù)存取控制，主控模塊還可用于輸 出時鐘信息；寫入邏輯電路還可用于根據(jù)時鐘信息，在任一碼片周期內(nèi)在第 一數(shù)據(jù)緩沖區(qū)中，逐行寫入相應(yīng)的AxC數(shù)據(jù)；讀出邏輯電路還可用于根據(jù)上 述時鐘信息，在該碼片周期內(nèi)在第二數(shù)據(jù)緩沖區(qū)或第一數(shù)據(jù)緩沖區(qū)中，逐行 讀出相應(yīng)的AxC數(shù)據(jù)。
在上述技術(shù)方案的基礎(chǔ)上，解幀模塊還可用于接收至少兩條拓樸路徑對 應(yīng)的基帶數(shù)據(jù)流；相應(yīng)的，主控模塊還可用于發(fā)送當(dāng)前節(jié)點(diǎn)需傳輸?shù)腁xC數(shù) 據(jù)的路徑選擇信息，上述路徑選擇信息包括當(dāng)前節(jié)點(diǎn)需要傳輸?shù)腁 x C數(shù)據(jù)相 應(yīng)的拓樸路徑信息。在上述節(jié)點(diǎn)為上述至少兩條拓樸路徑的公共節(jié)點(diǎn)時，該 公共節(jié)點(diǎn)還包括路徑選通單元，用于獲取上述路徑選擇信息，根據(jù)上述路 徑選擇信息建立上述公共節(jié)點(diǎn)的兵乓隨機(jī)存儲器與公共節(jié)點(diǎn)的上級和/或下級兵乓隨機(jī)存儲器之間的A x C數(shù)據(jù)傳輸通道。
圖lb為本發(fā)明實(shí)施例提供的基帶數(shù)據(jù)的傳輸方法流程示意圖。本實(shí)施例 的執(zhí)行主體可為基帶單元(Base-band Unit,簡稱基帶單元)中的基帶數(shù)據(jù) 的傳輸裝置。如圖lb所示，本實(shí)施例基帶數(shù)據(jù)的傳輸方法包括
步驟ll、將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理，得到多個具有預(yù)設(shè)大小的 A x C數(shù)據(jù)，以預(yù)設(shè)碼片周期依次發(fā)送上述A x C數(shù)據(jù)。
步驟12、獲取當(dāng)前節(jié)點(diǎn)需傳輸?shù)腁xC數(shù)據(jù)的尋址信息，上述尋址信息 包括上述當(dāng)前需傳輸?shù)腁 x C數(shù)據(jù)的讀地址和寫地址。
步驟13、在當(dāng)前節(jié)點(diǎn)為用于傳輸上述基帶數(shù)據(jù)流的拓樸路徑的首節(jié)點(diǎn)時， 將上述當(dāng)前需傳輸?shù)腁xC數(shù)據(jù)緩存到上述首節(jié)點(diǎn)的乒乓隨機(jī)存儲器中；或 者，在當(dāng)前節(jié)點(diǎn)為上述拓樸路徑的中間節(jié)點(diǎn)或末節(jié)點(diǎn)時，在上級乒乓隨枳4 儲器與上述讀地址相應(yīng)的地址獲耳又AxC數(shù)據(jù)，將獲取的AxC數(shù)據(jù)緩存到當(dāng) 前節(jié)點(diǎn)的乒乓隨機(jī)存儲器與上述寫地址相應(yīng)的地址；
步驟14、將上述末節(jié)點(diǎn)的兵乓隨機(jī)存儲器緩存的AxC數(shù)據(jù)進(jìn)行組幀處 理后，得到上述基帶數(shù)據(jù)流。
發(fā)明人在實(shí)現(xiàn)本發(fā)明實(shí)施例過程中發(fā)現(xiàn)，現(xiàn)有技術(shù)使用寄存器映射的方 式完成需傳輸基帶數(shù)據(jù)的組幀和解幀，需耗費(fèi)較大的寄存器資源，例如以 一個支持16路串行/解串(SerDes)轉(zhuǎn)發(fā)功能的FPGA芯片為例，假設(shè)每幀容 納1024bit基帶數(shù)據(jù)，則該FPGA芯片僅實(shí)現(xiàn)用于組幀和解幀就需要使用 2x2x1024x16=65536個寄存器，該式中，第一個"2"表示組幀和解幀兩種處 理方式，第二個"2"表示每種處理方式需要2張寄存器表及其各自對應(yīng)的寄 存器組，"1024"表示每幀可傳輸1024bit基帶數(shù)據(jù)，"16"表示同時支持 16路基帶數(shù)據(jù)的傳輸。這種資源開銷對于現(xiàn)階段的FPGA來說，成本非常高 昂。而本發(fā)明實(shí)施例提供的基帶數(shù)據(jù)的傳輸裝置或基帶數(shù)據(jù)的傳輸方法，在 基帶數(shù)據(jù)傳輸拓樸路徑的節(jié)點(diǎn)上設(shè)置隨機(jī)存儲器，可實(shí)現(xiàn)基帶數(shù)據(jù)的乒乓緩 存和路由交換，因而明顯減少了基帶數(shù)據(jù)傳輸所需的硬件資源開銷；進(jìn)一步的，隨機(jī)存儲器的價(jià)格相對于寄存器更便宜，因而可以降低基帶數(shù)據(jù)傳輸所 需的成本。
下面結(jié)合具體應(yīng)用場景詳細(xì)說明在圖la對應(yīng)的裝置中，實(shí)現(xiàn)圖lb所示 的基帶數(shù)據(jù)傳輸?shù)募夹g(shù)方案。
圖2a為本發(fā)明提供的基帶數(shù)據(jù)的傳輸方法應(yīng)用場景一拓樸結(jié)構(gòu)示意圖。 圖2a相應(yīng)于圖la所示的基帶數(shù)據(jù)的傳輸裝置中，路由交換模塊包括兩個節(jié) 點(diǎn)(即節(jié)點(diǎn)A和B)的情形。圖2b為本發(fā)明第一實(shí)施例提供的基帶數(shù)據(jù)的傳 輸方法流程示意圖。
本實(shí)施例基帶數(shù)據(jù)的傳輸方法可在某一基帶數(shù)據(jù)的傳輸裝置，如現(xiàn)場可 編程門陣列(FPGA)芯片內(nèi)部實(shí)現(xiàn)，其應(yīng)用場景例如射頻單元(Remote Radio Unit,簡稱RRU)通過通用公共射頻接口 (Common Public Radio Interface, 簡稱CPRI)向FPGA芯片輸入的基帶數(shù)據(jù)流，并基于本實(shí)施例提供的基帶數(shù) 據(jù)的傳輸方法，將該基帶數(shù)據(jù)流傳輸?shù)脚cFPGA芯片外部通信連接的數(shù)字信號 處理器(Digital Signal Processing,簡稱DSP)。
如圖2a和圖2b所示，本實(shí)施例基帶數(shù)據(jù)傳輸方法包括
步驟21、解幀模塊接收外部基帶數(shù)據(jù)流。
步驟22、解幀模塊將接收到基帶數(shù)據(jù)流以第一預(yù)設(shè)規(guī)則組成長度相等的 A x C數(shù)據(jù)，并以預(yù)設(shè)的固定碼片周期發(fā)送組成的A x c數(shù)據(jù)。
步驟23、傳輸數(shù)據(jù)的拓樸聘"艮(即節(jié)點(diǎn)A—節(jié)點(diǎn)B)的首節(jié)點(diǎn)，即節(jié)點(diǎn)A， 接收組幀模塊發(fā)送的A x C數(shù)據(jù)，將接收的A x C數(shù)據(jù)以乒乓方式緩存在節(jié)點(diǎn) A的兵兵RAM上。
步驟24、傳輸數(shù)據(jù)的拓樸路徑的末節(jié)點(diǎn)，即節(jié)點(diǎn)B,接收主控模塊發(fā)送 的尋址信息，該尋址信息包括節(jié)點(diǎn)B的上級乒乓RAM (即節(jié)點(diǎn)A中i殳置的 兵乓RAM)的讀地址和節(jié)點(diǎn)B的乒乓RAM的寫地址，節(jié)點(diǎn)B /人節(jié)點(diǎn)B的上級 乒乓RAM與該讀地址相應(yīng)的地址讀取需傳輸?shù)腁 x C數(shù)據(jù)，并將該A x C數(shù)據(jù) 寫入節(jié)點(diǎn)B的兵乓RAM與寫地址相應(yīng)的地址。步驟25、節(jié)點(diǎn)B將節(jié)點(diǎn)B的乒乓RAM上緩存的A x c數(shù)據(jù)發(fā)送給組幀才莫塊。
步驟26、組幀模塊接收節(jié)點(diǎn)B輸出的AxC數(shù)據(jù)，將各AxC數(shù)據(jù)以第二 預(yù)設(shè)規(guī)則恢復(fù)成數(shù)據(jù)流格式，恢復(fù)的數(shù)據(jù)流發(fā)送到傳輸裝置的外部的DSP, 以供DSP根據(jù)接收的數(shù)據(jù)流進(jìn)行相應(yīng)處理。本步驟的第二預(yù)設(shè)規(guī)則與步驟22 的第 一預(yù)設(shè)規(guī)則互逆，即解幀模塊執(zhí)行的操作與組幀模塊執(zhí)行的操作邏輯上 相反。
圖3為本發(fā)明基帶數(shù)據(jù)的傳輸節(jié)點(diǎn)的邏輯結(jié)構(gòu)示意圖，即圖2a中節(jié)點(diǎn)A 或節(jié)點(diǎn)B的邏輯結(jié)構(gòu)圖。圖4為本發(fā)明實(shí)施例以兵乓方式存取A x c數(shù)據(jù)的原 理示意圖。
如圖3和圖4所示，每個節(jié)點(diǎn)內(nèi)部包括寫入邏輯電路、兵乓RAM和讀出 邏輯電路，每個兵乓RAM分為兩個數(shù)據(jù)緩沖區(qū)，即第一數(shù)據(jù)緩沖區(qū)和第二數(shù) 據(jù)緩沖區(qū)。寫入邏輯電路和讀出邏輯電路按碼片周期相互配合切換。
節(jié)點(diǎn)A或節(jié)點(diǎn)B內(nèi)部的乒乓緩存過程可包括:在第1個碼片周期(Chi p。)， 當(dāng)前節(jié)點(diǎn)的寫入邏輯電路將接收的A x c數(shù)據(jù)緩存到當(dāng)前節(jié)點(diǎn)的乒乓RAM的第 一數(shù)據(jù)緩沖區(qū)上；在第二碼片周期(ChiPl)，通過寫入邏輯電路的切換，將 接收的AxC數(shù)據(jù)緩存到當(dāng)前節(jié)點(diǎn)的乒乓RAM的第二數(shù)據(jù)緩沖區(qū)上；同時，當(dāng) 前節(jié)點(diǎn)的讀出邏輯電路將第一數(shù)據(jù)緩沖區(qū)在第l個碼片周期(Chip。)緩存的 數(shù)據(jù)輸出到節(jié)點(diǎn)A的外部。在第3個碼片周期(Chip2),寫入邏輯電路將接 收的AxC數(shù)據(jù)緩存到第一數(shù)據(jù)緩沖區(qū)上；同時，通過讀出邏輯電路的切換， 將第二數(shù)據(jù)緩沖區(qū)在第2個碼片周期(ChiPl)緩存的AxC數(shù)據(jù)輸出到該節(jié) 點(diǎn)的外部。在第4碼片周期(ChipJ ,通過寫入邏輯電路的切換，將接收的 AxC數(shù)據(jù)緩存到第二數(shù)據(jù)緩沖區(qū)上；同時，通過讀出邏輯電路的切換，將第 一數(shù)據(jù)緩沖區(qū)在第3個碼片周期(Chip2)緩存的AxC數(shù)據(jù)輸出到該節(jié)點(diǎn)的 外部。以此類推，循環(huán)存取。如果將當(dāng)前節(jié)點(diǎn)作為一個整體來看，輸入AxC 數(shù)據(jù)和輸出A x C數(shù)據(jù)都是不間斷的連續(xù)傳輸。下面結(jié)合圖3從節(jié)點(diǎn)B—側(cè)，說明節(jié)點(diǎn)A和節(jié)點(diǎn)B之間的兵乓緩存過程。 假設(shè)一個碼片周期內(nèi)可傳輸32個A x C數(shù)據(jù)，某一節(jié)點(diǎn)上設(shè)置的RAM的第一 數(shù)據(jù)緩沖區(qū)劃分為32個行排列的存儲單元，每個存儲單元有各自的尋址地 址。寫入邏輯電路依次將接收的32個A x C數(shù)據(jù)逐行寫入第一數(shù)據(jù)緩沖區(qū)的 32個地址對應(yīng)的存儲單元中。寫入邏輯電路可通過時鐘節(jié)拍進(jìn)行AxC數(shù)據(jù) 的寫入換行控制，讀取邏輯電路也可通過時鐘節(jié)拍進(jìn)行AxC數(shù)據(jù)的讀取換行 控制。例如在第一節(jié)拍，將接收到的第l個AxC數(shù)據(jù)寫入第一數(shù)據(jù)緩沖區(qū) 的第1行；在第二節(jié)拍，將接收到的第2個A x C數(shù)據(jù)寫入第一數(shù)據(jù)緩沖區(qū)的 第2行；以此類推，直至完成所需的AxC數(shù)據(jù)的寫入。讀取邏輯電路也根據(jù) 時鐘節(jié)拍逐行讀取第二數(shù)據(jù)緩沖區(qū)上緩存的AxC數(shù)據(jù)。時鐘節(jié)拍信息可通過 主控模塊獲取。
為便于說明，采用UCn， Chipra)表示在m個碼片周期Chipm第n個AxC 數(shù)據(jù)ACn;將32個A x C數(shù)據(jù)根據(jù)接收的先后順序進(jìn)行順序編號，表示為AC。、
Ad、 AC2......AC3Q、 AC31;將第一數(shù)據(jù)緩沖區(qū)上的32個存儲單元的地址也進(jìn)^亍
順序編號，表示為地址G、地址1、地址2......地址3G和地址31。
舉例說明節(jié)點(diǎn)B獲取主控模塊發(fā)送的尋址信息，該尋址信息包括節(jié) 點(diǎn)B的上級兵乓RAM的讀地址和節(jié)點(diǎn)B的兵乓RAM的寫地址；布ii殳讀地址為 節(jié)點(diǎn)A中設(shè)置的乒乓RAM的第二數(shù)據(jù)緩沖區(qū)的地址0，寫地址為節(jié)點(diǎn)B中 設(shè)置的兵乓RAM的第一數(shù)據(jù)緩沖區(qū)的地址0。節(jié)點(diǎn)B在上級兵乓RAM與該讀 地址相應(yīng)的地址，即節(jié)點(diǎn)A中設(shè)置的乒乓RAM的第二數(shù)據(jù)緩沖區(qū)的地址0對 應(yīng)的存儲單元緩存的數(shù)據(jù)UC。， Chip2)，其中(AC。， Chip2)表示該AxC數(shù) 據(jù)為第2個碼片周期Chip2內(nèi)接收的第1個A x C數(shù)據(jù)AC。。節(jié)點(diǎn)B將讀取的凄t 據(jù)(ACQ， Chip2)寫入節(jié)點(diǎn)B的兵乓RAM與該寫地址相應(yīng)的地址，即節(jié)點(diǎn)B中 設(shè)置的乒乓RAM的第一數(shù)據(jù)緩沖區(qū)的地址0對應(yīng)的存儲單元。以此類4,,節(jié) 點(diǎn)A中設(shè)置的乒乓RAM的第二數(shù)據(jù)緩沖區(qū)的其他地址對應(yīng)的存儲單元S爰存的 數(shù)據(jù)(Ad, Chip2) ...... (AC31, Chip2),也采用上述相同的方法傳輸?shù)焦?jié)點(diǎn)B的乒乓RAM的第一數(shù)據(jù)緩沖區(qū)中。
如果節(jié)點(diǎn)A有32路AxC數(shù)據(jù)輸出，節(jié)點(diǎn)B有12路AxC數(shù)據(jù)輸出，該 應(yīng)用場景下，節(jié)點(diǎn)B需要在節(jié)點(diǎn)A輸出的32路AxC數(shù)據(jù)中選出12路AxC 數(shù)據(jù)作為本節(jié)點(diǎn)的輸入，即"32路選12路"。如果采用設(shè)置多路選擇器的 方案實(shí)現(xiàn)"32路選12路"A x c數(shù)據(jù)的地址交換，則節(jié)點(diǎn)B上至少需要12 個"32路選1路"的多路選擇器，因而需消耗的硬件資源較大。本實(shí)施例通 過讀寫地址的尋址控制，既可在不需要設(shè)置多路選擇器的情形下，完成AxC 數(shù)據(jù)的地址變換。例如節(jié)點(diǎn)B根據(jù)讀地址讀取自身所需傳輸?shù)?2路A x C 數(shù)據(jù)，將這12路A x C數(shù)據(jù)根據(jù)寫地址寫入到節(jié)點(diǎn)B的乒乓RAM的相應(yīng)地址； 或者，節(jié)點(diǎn)B可根據(jù)讀地址讀取節(jié)點(diǎn)A輸出的32路A x C數(shù)據(jù)，而4艮據(jù)寫地 址將自身所需的12路寫地址寫入到節(jié)點(diǎn)B的乒乓RAM的相應(yīng)地址；對于其它 20路A x C數(shù)據(jù)可丟棄，并采用其他無效數(shù)據(jù)替代這20路A x C數(shù)據(jù)填充在 節(jié)點(diǎn)B的乒乓RAM的相應(yīng)地址。
可見，本實(shí)施例通過兵乓RAM的尋址，可實(shí)現(xiàn)節(jié)點(diǎn)A和節(jié)點(diǎn)B之間基帶 A x C數(shù)據(jù)傳輸?shù)牡刂方粨Q，因此在節(jié)點(diǎn)A和節(jié)點(diǎn)B之間不需要設(shè)置多路選擇 器(MUX),有利于進(jìn)一步降低實(shí)現(xiàn)基帶數(shù)據(jù)傳輸所需的成本。
通過上述分析可知，本實(shí)施例在基帶數(shù)據(jù)傳輸拓樸路徑的節(jié)點(diǎn)上設(shè)置兵 乓RAM,通過乒乓RAM的尋址，可實(shí)現(xiàn)節(jié)點(diǎn)A和節(jié)點(diǎn)B之間基帶AxC數(shù)據(jù)傳 輸?shù)牡刂方粨Q，因此在節(jié)點(diǎn)A和節(jié)點(diǎn)B之間不需要設(shè)置多路選擇器(MUX), 并且由于本實(shí)施例在基帶數(shù)據(jù)傳輸?shù)慕鈳徒M幀過程中，采用RAM替換現(xiàn)有 方案的寄存器以實(shí)現(xiàn)基帶數(shù)據(jù)的緩存和路由切換，因此，本實(shí)施例明顯減少 了基帶數(shù)據(jù)傳輸所需的硬件資源開銷，RAM的價(jià)格相對于寄存器便宜，因此， 本實(shí)施例降低了實(shí)現(xiàn)基帶數(shù)據(jù)傳輸所需的成本。
圖5為本發(fā)明提供的基帶數(shù)據(jù)的傳輸方法應(yīng)用場景二拓樸結(jié)構(gòu)示意圖， 圖5相應(yīng)于圖la所示的基帶數(shù)據(jù)的傳輸裝置中，路由交換模塊包括四個節(jié)點(diǎn) (即節(jié)點(diǎn)C、 D、 E和F)的情形。圖5所示的應(yīng)用場景對應(yīng)兩條拓樸路徑部徑部分合路的情形，第一拓樸路徑為節(jié)點(diǎn)C —節(jié)點(diǎn)D —節(jié)點(diǎn)F,第二拓樸路 徑為節(jié)點(diǎn)E —節(jié)點(diǎn)F。節(jié)點(diǎn)C為第一拓樸路徑的首節(jié)點(diǎn)，節(jié)點(diǎn)D為第一拓樸 路徑的中間節(jié)點(diǎn)，節(jié)點(diǎn)E為第二拓樸路徑的首節(jié)點(diǎn)，節(jié)點(diǎn)F為第一拓樸路徑 和第二拓樸路徑的公共節(jié)點(diǎn)，是第一拓樸路徑和第二拓樸路徑的末節(jié)點(diǎn)。公 共節(jié)點(diǎn)F需要根據(jù)主控模塊發(fā)送的路徑選擇信息，進(jìn)行路由切換。
圖5中節(jié)點(diǎn)C、節(jié)點(diǎn)D和節(jié)點(diǎn)E的邏輯結(jié)構(gòu)圖及工作才幾理可參見圖3和 圖4對應(yīng)實(shí)施例的記載，不再贅述。圖6為本發(fā)明基帶數(shù)據(jù)的傳輸?shù)墓补?jié) 點(diǎn)的邏輯結(jié)構(gòu)示意圖，即圖5中節(jié)點(diǎn)F的邏輯結(jié)構(gòu)圖。如圖6所示，公共節(jié) 點(diǎn)F上還設(shè)置有鴻4圣選通單元，用于選擇公共節(jié)點(diǎn)F的兵乓RAM與上級兵乓 RAM的數(shù)據(jù)傳輸通路。路徑選通單元在硬件實(shí)現(xiàn)上可為多路選擇器。由于圖5 所示的應(yīng)用場景中，路徑選通單元需要在公共節(jié)點(diǎn)F的兩個上級RAM中選擇 一個上級RAM使之與公共節(jié)點(diǎn)F的RAM建立數(shù)據(jù)傳輸通^各，因此該路徑選通 單元可具體為一個2路選擇器。
下面從公共節(jié)點(diǎn)F側(cè)說明本實(shí)施例路由切換的實(shí)現(xiàn)沖幾理
公共節(jié)點(diǎn)F的路徑選通單元獲取主控模塊發(fā)送的路徑選擇信息，該路徑 選擇信息包括當(dāng)前需要傳輸?shù)腁 x C數(shù)據(jù)相應(yīng)的路徑信息。如果路徑選擇信 息表示當(dāng)前需要傳輸?shù)谝煌貥懵窂降臄?shù)據(jù)時，公共節(jié)點(diǎn)F的路徑選通單元建 立公共節(jié)點(diǎn)F的寫入邏輯電路與節(jié)點(diǎn)D的讀出邏輯電路的通信連接，此時相 當(dāng)于建立了公共節(jié)點(diǎn)F的乒乓RAM與節(jié)點(diǎn)D的乒乓RAM之間的數(shù)據(jù)存取通道。 如果路徑選擇信息表示當(dāng)前需要傳輸?shù)诙貥懵窂降臄?shù)據(jù)時，公共節(jié)點(diǎn)F的 路徑選通單元建立節(jié)點(diǎn)E的寫入邏輯電路與節(jié)點(diǎn)D的讀出邏輯電路的通信連 接，此時相當(dāng)于建立了公共節(jié)點(diǎn)F的乒乓RAM與節(jié)點(diǎn)E的乒乓RAM之間的A xC數(shù)據(jù)存取通道。在完成路徑選擇之后，公共節(jié)點(diǎn)F與其它節(jié)點(diǎn)配合實(shí)現(xiàn) 基帶數(shù)據(jù)傳輸?shù)膶?shí)現(xiàn)方法，與本發(fā)明第一實(shí)施例相似，不再贅述。
發(fā)明人在實(shí)現(xiàn)本發(fā)明實(shí)施例過程發(fā)現(xiàn)，當(dāng)基帶數(shù)據(jù)的傳輸過程中，如果 存在兩條拓樸路徑部分合路的情形，即存在公共節(jié)點(diǎn)，現(xiàn)有技術(shù)是通過在公共節(jié)點(diǎn)上設(shè)置MUX作為基帶數(shù)據(jù)的路由交換中心。例如假設(shè)某一公共節(jié)點(diǎn) 需要從128路A x C數(shù)據(jù)中選擇出32路A x c數(shù)據(jù)進(jìn)行后續(xù)的傳輸，則對于每 一路單元數(shù)據(jù)的下級傳輸點(diǎn)，需要設(shè)置32個"128;洛選1路"的MUX。可見， 現(xiàn)有技術(shù)在整個FPGA芯片中所需使用的MUXM^莫較大，非常占用硬件資源， 實(shí)現(xiàn)基帶數(shù)據(jù)傳輸所需的成本很高。而本實(shí)施例僅在兩條拓樸路徑的公共節(jié) 點(diǎn)中設(shè)置路徑選通單元(如設(shè)置多路選擇器)，而在其他節(jié)點(diǎn)處不需要設(shè)置， 并且多路選擇器的規(guī)模較小(如實(shí)現(xiàn)2選1功能)，因此，明顯減少了基帶 數(shù)據(jù)傳輸所需的硬件資源開銷，從而有利于進(jìn)一步降低實(shí)現(xiàn)基帶數(shù)據(jù)傳輸所 需的成本。
本發(fā)明使用了容器的概念來裝載A x C數(shù)據(jù)的傳輸，容器在物理格式上可 以實(shí)現(xiàn)為RAM,即每個RAM可裝載多路A x c數(shù)據(jù)，并將這多路A x C數(shù)據(jù)以 乒乓方式進(jìn)行存取。相對于現(xiàn)有技術(shù)而言，本發(fā)明實(shí)施例將現(xiàn)有的以選擇器 為主要模式的路由交換架構(gòu)改變?yōu)橐宰x寫地址尋址為主要模式的交換架構(gòu)， 將現(xiàn)有的以A x C數(shù)據(jù)為粒度的選擇通路改變?yōu)橐訰AM容器(多路A x c數(shù)據(jù)) 為粒度的選擇通路。本發(fā)明實(shí)施例拋棄了并發(fā)的A x c數(shù)據(jù)傳輸格式，改為在 碼片周期內(nèi)一個RAM容器內(nèi)各個A x C數(shù)據(jù)先后穿行的方式傳輸，由于一個 RAM容器內(nèi)各路A x C數(shù)據(jù)先后穿行的特性，與組成的數(shù)據(jù)幀的時序要求是相 似的，因此，即便本實(shí)施例需要使用寄存器進(jìn)行幀格式的暫存和匹配，相對 于以AxC數(shù)據(jù)為粒度進(jìn)行傳輸?shù)默F(xiàn)有技術(shù)，本實(shí)施例所需的寄存器數(shù)量顯著 減少；此外，本實(shí)施例需要在多條拓樸路徑經(jīng)過的公共節(jié)點(diǎn)上設(shè)置多路選擇 器，但多路選擇器是用于選通不同節(jié)點(diǎn)上RAM的通信連接，相對于在多路單 元數(shù)據(jù)中進(jìn)行多選l的現(xiàn)有技術(shù)而言，本實(shí)施例所需使用的多路選擇器的規(guī) 模明顯縮小?？傊?，本發(fā)明實(shí)施例不需要對組幀和解幀設(shè)置寄存器表格，解 幀邏輯以RAM作為容器依次寫入輸入端口輸入的A x c數(shù)據(jù)，組幀邏輯從最后 一級路徑RAM中依次取出AxC數(shù)據(jù)發(fā)送到輸出端口上。因而本實(shí)施例可以大 量的減少整個組幀解幀以及交換路由的硬件資源開銷，從而降低實(shí)現(xiàn)成本。本領(lǐng)域普通技術(shù)人員可以理解附圖只是一個實(shí)施例的示意圖，附圖中 的模塊或流程并不一定是實(shí)施本發(fā)明所必須的。
本領(lǐng)域普通技術(shù)人員可以理解實(shí)施例中的裝置中的模塊可以按照實(shí)施 例描述分布于實(shí)施例的裝置中，也可以進(jìn)行相應(yīng)變化位于不同于本實(shí)施例的 一個或多個裝置中。上述實(shí)施例的模塊可以合并為一個模塊，也可以進(jìn)一步 拆分成多個子模塊。
上述本發(fā)明實(shí)施例序號僅僅為了描述，不代表實(shí)施例的優(yōu)劣。
最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對其 限制；盡管參照前述實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù) 人員應(yīng)當(dāng)理解其依然可以對前述實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者 對其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù) 方案的本質(zhì)脫離本發(fā)明實(shí)施例技術(shù)方案的精神和范圍。
權(quán)利要求
1、一種基帶數(shù)據(jù)的傳輸裝置，其特征在于，包括解幀模塊，用于將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理，得到多個具有預(yù)設(shè)大小的天線載波數(shù)據(jù)，以預(yù)設(shè)碼片周期依次發(fā)送所述天線載波數(shù)據(jù)；主控模塊，用于發(fā)送當(dāng)前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)的尋址信息，所述尋址信息包括所述當(dāng)前需傳輸?shù)奶炀€載波數(shù)據(jù)的讀地址和寫地址；路由交換模塊，用于獲取所述尋址信息；在當(dāng)前節(jié)點(diǎn)為用于傳輸所述基帶數(shù)據(jù)流的拓?fù)渎窂降氖坠?jié)點(diǎn)時，將所述天線載波數(shù)據(jù)緩存到所述首節(jié)點(diǎn)的乒乓隨機(jī)存儲器中；或者，在當(dāng)前節(jié)點(diǎn)為所述拓?fù)渎窂降闹虚g節(jié)點(diǎn)或末節(jié)點(diǎn)時，在所述當(dāng)前節(jié)點(diǎn)的上級乒乓隨機(jī)存儲器與所述讀地址相應(yīng)的地址獲取天線載波數(shù)據(jù)，將獲取的天線載波數(shù)據(jù)緩存到所述當(dāng)前節(jié)點(diǎn)的乒乓隨機(jī)存儲器與所述寫地址相應(yīng)的地址；組幀模塊，用于將所述拓?fù)渎窂降哪┕?jié)點(diǎn)的乒乓隨機(jī)存儲器緩存的天線載波數(shù)據(jù)進(jìn)行組幀處理后，得到所述基帶數(shù)據(jù)流。
2、 根據(jù)權(quán)利要求l所述的基帶數(shù)據(jù)的傳輸裝置，其特征在于，所述路由 交換模塊包括至少兩個通信連接的節(jié)點(diǎn)；每個所述節(jié)點(diǎn)包括寫入邏輯電路、 兵乓隨機(jī)存儲器和讀出邏輯電路，所述乒乓隨機(jī)存儲器包括第一數(shù)據(jù)緩沖區(qū) 和第二數(shù)據(jù)緩沖區(qū)；所述寫入邏輯電路用于在奇數(shù)碼片周期將接收的天線載波數(shù)據(jù)寫入到所 述第一數(shù)據(jù)緩沖區(qū)，在偶數(shù)碼片周期將接收的天線載波數(shù)據(jù)寫入到所述第二 數(shù)據(jù)緩沖區(qū)；所述讀出邏輯電路用于在偶數(shù)碼片周期讀出所述第 一數(shù)據(jù)緩沖區(qū)已寫入 的天線載波數(shù)據(jù)，在奇數(shù)碼片周期讀出所述第二數(shù)據(jù)緩沖區(qū)已寫入的天線載 波數(shù)據(jù)。
3、 根據(jù)權(quán)利要求2所述的基帶數(shù)據(jù)的傳輸裝置，其特征在于， 所述主控模塊還用于輸出時鐘信息；所述寫入邏輯電^各還用于根據(jù)所述時鐘信息，在任一碼片周期內(nèi)在所述 第一數(shù)據(jù)緩沖區(qū)逐行寫入所述天線載波數(shù)據(jù)，所述讀出邏輯電路還用于根據(jù) 所迷時鐘信息，在所述任一碼片周期內(nèi)在所述第二數(shù)據(jù)緩沖區(qū)中，逐行讀出 所述天線載波lt據(jù)。
4、 根據(jù)權(quán)利要求1 3所述的任一基帶數(shù)據(jù)的傳輸裝置，其特征在于， 所述解幀模塊還用于接收至少兩條拓樸路徑對應(yīng)的基帶數(shù)據(jù)流； 所述主控模塊還用于發(fā)送當(dāng)前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)的路徑選擇信息，所述路徑選擇信息包括當(dāng)前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)相應(yīng)的拓樸路徑 信息。
5、 根據(jù)權(quán)利要求4所述的基帶數(shù)據(jù)的傳輸裝置，其特征在于，在所述節(jié) 點(diǎn)為至少兩條拓樸路徑經(jīng)過的公共節(jié)點(diǎn)時，所述公共節(jié)點(diǎn)還包括路徑選通單元，用于獲取所述路徑選擇信息，根據(jù)所述路徑選擇信息確 定所述公共節(jié)點(diǎn)的兵乓隨機(jī)存儲器與所述公共節(jié)點(diǎn)的上級和/或下級乒乓隨 機(jī)存儲器之間的天線載波數(shù)據(jù)傳輸通道。
6、 一種基帶數(shù)據(jù)的傳輸方法，其特征在于，包括 將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理，得到多個具有預(yù)設(shè)大小的天線載波數(shù)據(jù)，以預(yù)設(shè)碼片周期依次發(fā)送所述天線載波數(shù)據(jù)；獲取當(dāng)前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)的尋址信息，所述尋址信息包括所 述當(dāng)前需傳輸?shù)奶炀€載波數(shù)據(jù)的讀地址和寫地址；在當(dāng)前節(jié)點(diǎn)為用于傳輸所述基帶數(shù)據(jù)流的拓樸路徑的首節(jié)點(diǎn)時，將所述 天線載波數(shù)據(jù)緩存到所述首節(jié)點(diǎn)的乒乓隨機(jī)存儲器中；或者，在當(dāng)前節(jié)點(diǎn)為 所述拓樸路徑的中間節(jié)點(diǎn)或末節(jié)點(diǎn)時，在所述當(dāng)前節(jié)點(diǎn)的上級乒乓隨機(jī)存儲 器與所述讀地址相應(yīng)的地址獲取天線載波數(shù)據(jù)，將獲取的天線載波數(shù)據(jù)緩存 到所述當(dāng)前節(jié)點(diǎn)的乒乓隨4幾存儲器與所述寫地址相應(yīng)的地址；將所述拓樸路徑的末節(jié)點(diǎn)的乒乓隨機(jī)存儲器緩存的天線載波數(shù)據(jù)進(jìn)行組 幀處理后，得到所述基帶數(shù)據(jù)流。
7、 根據(jù)權(quán)利要求6所述的基帶數(shù)據(jù)的傳輸方法，其特征在于，所述兵乓 隨機(jī)存儲器包括第一數(shù)據(jù)緩沖區(qū)和第二數(shù)據(jù)緩沖區(qū)；將所述天線栽波數(shù)據(jù)緩 存到所述乒乓隨機(jī)存儲器，包括在奇數(shù)碼片周期將接收的天線載波數(shù)據(jù)寫入到所述第一數(shù)據(jù)緩沖區(qū)，在 偶數(shù)碼片周期將接收的天線載波數(shù)據(jù)寫入到所述第二數(shù)據(jù)緩沖區(qū)；在偶數(shù)碼片周期讀出所述第一數(shù)據(jù)緩沖區(qū)已寫入的天線載波數(shù)據(jù)，在奇 數(shù)碼片周期輸出所述第二數(shù)據(jù)緩沖區(qū)已寫入的天線載波數(shù)據(jù)。
8、 根據(jù)權(quán)利要求7所述的基帶數(shù)據(jù)的傳輸方法，其特征在于，將所述天 線載波數(shù)據(jù)緩存到所述第一數(shù)據(jù)緩沖區(qū)或第二數(shù)據(jù)緩沖區(qū)，包括獲取時鐘信息；根據(jù)所述時鐘信息，進(jìn)行所述第 一數(shù)據(jù)緩沖區(qū)或第二凄t據(jù)緩沖區(qū)的單元 數(shù)據(jù)的逐行寫入或讀出。
9、 根據(jù)權(quán)利要求6 8所述的任一基帶數(shù)據(jù)的傳輸方法，其特征在于， 將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理之前，還包括接收至少兩條拓樸路徑對應(yīng)的基帶數(shù)據(jù)流。
10、 根據(jù)權(quán)利要求9所述的基帶數(shù)據(jù)的傳輸方法，其特征在于，在所述 首節(jié)點(diǎn)、末節(jié)點(diǎn)或中間節(jié)點(diǎn)為至少兩條拓樸路徑的公共節(jié)點(diǎn)時，所述獲取當(dāng) 前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)的尋址信息之前還包括獲取當(dāng)前節(jié)點(diǎn)需傳輸?shù)奶炀€載波數(shù)據(jù)的路徑選擇信息； 在所述至少兩條拓樸路徑中選擇一條拓樸路徑；根據(jù)選取的拓樸路徑確定所述當(dāng)前節(jié)點(diǎn)的隨機(jī)存儲器與所述當(dāng)前節(jié)點(diǎn)的 上級隨機(jī)存儲器或下級隨機(jī)存儲器的天線載波數(shù)據(jù)傳輸通道。
全文摘要
本發(fā)明涉及一種基帶數(shù)據(jù)的傳輸方法和裝置。該傳輸裝置包括解幀模塊用于將接收的基帶數(shù)據(jù)流進(jìn)行解幀處理得到多個A×C數(shù)據(jù)，以預(yù)設(shè)碼片周期依次發(fā)送；主控模塊用于發(fā)送當(dāng)前節(jié)點(diǎn)需傳輸?shù)腁×C數(shù)據(jù)的尋址信息，包括A×C數(shù)據(jù)的讀地址和寫地址；路由交換模塊用于獲取尋址信息；在當(dāng)前節(jié)點(diǎn)為首節(jié)點(diǎn)時將A×C數(shù)據(jù)緩存到自身乒乓RAM中；或者在當(dāng)前節(jié)點(diǎn)為末節(jié)點(diǎn)時，在上級乒乓RAM與讀地址相應(yīng)的地址獲取A×C數(shù)據(jù)，將獲取的A×C數(shù)據(jù)緩存到自身乒乓RAM與寫地址相應(yīng)的地址；組幀模塊用于將末節(jié)點(diǎn)的乒乓RAM緩存的A×C數(shù)據(jù)進(jìn)行組幀處理后得到基帶數(shù)據(jù)流。本發(fā)明明顯減少了基帶數(shù)據(jù)傳輸所需的硬件資源開銷。
文檔編號H04L25/02GK101616108SQ20091008990
公開日2009年12月30日 申請日期2009年7月27日 優(yōu)先權(quán)日2009年7月27日
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