專利名稱：：具有可中斷時(shí)鐘的數(shù)據(jù)總線接口的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種數(shù)據(jù)總線接口，具體涉及一種用于I2C總線或IC間總線的接口，在所述總線中，時(shí)鐘信號(hào)是可中斷的。
背景技術(shù)：
：諸如上述I2C總線的數(shù)據(jù)總線接口作為行業(yè)標(biāo)準(zhǔn)而為人所知，并且被大量使用。I2C總線被指定為異步數(shù)據(jù)總線，其中一條數(shù)據(jù)線和一條時(shí)鐘線對(duì)于數(shù)據(jù)傳輸而言足夠了。數(shù)據(jù)傳輸?shù)拈_始和結(jié)束由數(shù)據(jù)和時(shí)鐘線上的對(duì)應(yīng)狀時(shí)鐘速率是由發(fā)起該數(shù)據(jù)傳輸?shù)脑O(shè)備指定的。因此，可能發(fā)生數(shù)據(jù)時(shí)鐘與存在于接收器處的時(shí)鐘不同步。因此，這種接口也被稱為異步接口。如今，通常利用集成設(shè)計(jì)工具來制造數(shù)字集成電路，并且從庫中導(dǎo)入和連接用于不同功能的現(xiàn)有的塊。由于這些設(shè)計(jì)工具是專門為實(shí)現(xiàn)同步邏輯而構(gòu)思的，因此在已經(jīng)建立的工具流程中不可能集成異步功能，例如上述異步數(shù)據(jù)接口。在因此而有必要的沒有工具支持的實(shí)現(xiàn)中，對(duì)于異步數(shù)據(jù)接口自身以及連同該集成電路的剩余部分的定時(shí)可能出現(xiàn)問題。為了確保集成電路的安全操作一一盡管有這些定時(shí)問題，需要相當(dāng)大的設(shè)計(jì)工作量，這是不期望的。為了能夠仍然使用異步數(shù)據(jù)接口，可以在庫中獲得利用同步架構(gòu)來模擬異步數(shù)據(jù)接口的功能塊。當(dāng)接收到異步傳送的數(shù)據(jù)時(shí)，通過以所述數(shù)據(jù)速率的倍數(shù)進(jìn)行過采樣來對(duì)時(shí)鐘和數(shù)據(jù)線上的狀態(tài)進(jìn)行采樣。然后，可以根據(jù)采樣值的重復(fù)度(multiplicity)來確定異步信號(hào)。在這樣的同步集成電路中，多個(gè)元件利用系統(tǒng)時(shí)鐘而各自被同時(shí)切換。所得到的電流產(chǎn)生在大頻率范圍上產(chǎn)生所謂的數(shù)字噪聲，并且還增大電路的功耗，即使對(duì)應(yīng)的電路部分沒有被使用也是如此。在集成電路中，特別是在必須處理低電平上的RF信號(hào)的那些電路中，理想的是避免其它信號(hào)對(duì)有用信號(hào)的任何干擾。這些其它信號(hào)也可以是集成電路操作所需的時(shí)鐘信號(hào)。因此，通常僅將時(shí)鐘信號(hào)施加到必須工作以執(zhí)行該集成電路的功能的那些電路部分。常常出現(xiàn)的是僅在接通之后或者在必須改變參數(shù)時(shí)，才經(jīng)由接口來對(duì)電路進(jìn)行尋址。該接口在多數(shù)時(shí)間內(nèi)不需要是工作的。在該情況下，如果該接口沒有被用于通信，則可以切斷用于該接口的時(shí)鐘。然而，必須采取特殊的預(yù)防措施以便能夠檢測到外部發(fā)起的連接建立，使得當(dāng)該接口尚未準(zhǔn)備好接收所傳送的數(shù)據(jù)時(shí)，該數(shù)據(jù)的部分不丟失。因此，理想的是提出一種電路，其僅在接口被實(shí)際用于通信時(shí)才提供該接口的操作所需的時(shí)鐘。此外，理想的是該電路^5l包括少數(shù)組件，因此能夠在沒有工具支持并且不經(jīng)較大設(shè)計(jì)工作量的情況下被手工地實(shí)現(xiàn)。
發(fā)明內(nèi)容在權(quán)利要求1中提出的電路提供所希望的功能。在從屬權(quán)利要求中指出有利的實(shí)施例和進(jìn)一步的發(fā)展。該數(shù)據(jù)總線接口包括時(shí)鐘和數(shù)據(jù)線，其中，經(jīng)由時(shí)鐘和數(shù)據(jù)線上的狀態(tài)的唯一組合來分別指示數(shù)據(jù)傳輸?shù)拈_始和結(jié)束。此外，提供接口電^^,其在接收模式中通過以數(shù)據(jù)速率的倍數(shù)進(jìn)行掃描來確定時(shí)鐘和數(shù)據(jù)線上的狀態(tài)，并且輸出所傳送的數(shù)據(jù)。提供控制電路以檢測數(shù)據(jù)傳輸?shù)拈_始和結(jié)束，其中，在檢測到數(shù)據(jù)傳輸?shù)拈_始之后，該控制電路向接口電路施加所述接口電路的操作所需的時(shí)鐘。在檢測到數(shù)據(jù)傳輸?shù)慕Y(jié)束之后，該控制電路中斷所述接口電路的操作所需的時(shí)鐘。所述控制電路優(yōu)選地被設(shè)計(jì)為狀態(tài)機(jī)，其對(duì)時(shí)鐘和數(shù)據(jù)線上的狀態(tài)做出反應(yīng)而不需要時(shí)鐘信號(hào)。根據(jù)本發(fā)明的電路包括控制塊和邏輯與門。根據(jù)控制塊發(fā)出的控制信號(hào)，邏輯與門向所述接口電路傳送該接口的操作所需的時(shí)鐘。此外，將該接口的數(shù)據(jù)和時(shí)鐘線提供給控制塊。此外，可以向控制塊提供時(shí)鐘線和復(fù)位線。復(fù)位線用來將所述電路設(shè)置為規(guī)定狀態(tài)。在操作期間，控制塊連續(xù)地監(jiān)控所述接口的數(shù)據(jù)和時(shí)鐘線。當(dāng)連接到該接口的外部設(shè)備指示該接口上的數(shù)據(jù)傳輸時(shí)，控制塊將控制信號(hào)施加到邏輯與門，該邏輯與門由此將所述時(shí)鐘一一其也被施加到柵極——傳送給接口電路。在數(shù)據(jù)傳輸終止之后，再次通過所述控制信號(hào)切斷用于該接口電路的時(shí)鐘。在根據(jù)本發(fā)明的電路的一個(gè)實(shí)施例中，控制塊將控制信號(hào)傳送給接口電路，該接口電路將執(zhí)行該接口電^各向規(guī)定狀態(tài)的復(fù)位。所述控制信號(hào)可以是被提供給邏輯與門的同一信號(hào)?？刂茐K確保在數(shù)據(jù)傳輸將花費(fèi)的時(shí)間內(nèi)向所述接口電路提供操作所需的時(shí)鐘。在此情況下，控制塊檢測數(shù)據(jù)傳輸?shù)拈_始和結(jié)束。接口電路只需接收和確認(rèn)所傳送的數(shù)據(jù)。根據(jù)本發(fā)明的用于利用時(shí)鐘和數(shù)據(jù)線(SCL、SDA)來控制^:據(jù)總線接口的方法包括以下步驟檢測數(shù)據(jù)傳輸?shù)拈_始，并且當(dāng)檢測到數(shù)據(jù)傳輸?shù)拈_始時(shí)將時(shí)鐘信號(hào)施加到接收和傳送電路。一旦數(shù)據(jù)傳輸被發(fā)起和運(yùn)行，就檢測數(shù)據(jù)傳輸?shù)慕K止。當(dāng)檢測到數(shù)據(jù)傳輸?shù)慕K止時(shí)，從接收和傳送電路移除時(shí)鐘信號(hào)。在一個(gè)實(shí)施例中，檢測數(shù)據(jù)傳輸?shù)拈_始和終止包括監(jiān)控?cái)?shù)據(jù)和/或時(shí)鐘線的邏輯狀態(tài)或狀態(tài)轉(zhuǎn)變。在一個(gè)實(shí)施例中，施加和移除時(shí)鐘信號(hào)包括控制傳導(dǎo)或中斷時(shí)鐘信號(hào)的開關(guān)或多路復(fù)用器。所述開關(guān)也可包括邏輯與門或邏輯或門或者其它合適的邏輯門。下面參照附圖來描述本發(fā)明。在附圖中，圖1示出了根據(jù)本發(fā)明的電路的組件的示意概略圖；圖2示出了經(jīng)由I2C總線進(jìn)行的數(shù)據(jù)傳輸?shù)拈_始和結(jié)束時(shí)的信號(hào)狀態(tài)的示意表示；圖3示出了根據(jù)本發(fā)明的控制塊的第一實(shí)施例的示意表示；圖4示出了控制塊的不同狀態(tài)的狀態(tài)圖；以及圖5示出了根據(jù)本發(fā)明的控制塊的第二實(shí)施例的示意表示。具體實(shí)施例方式在附圖中，利用相同的參考標(biāo)號(hào)來提供相同或相似的元件。圖1示出了根據(jù)本發(fā)明的電路的示意表示，該電路具有控制塊CLK—CTRL、邏輯與門10和接口電路12C。時(shí)鐘線SCL和數(shù)據(jù)線SDA連接到接口電路12C。此外，時(shí)鐘線SCL和數(shù)據(jù)線SDA還被提供給控制塊CLK—CTRL。另外，還經(jīng)由對(duì)應(yīng)的時(shí)鐘線向控制塊CLK—CTRL提供時(shí)鐘CLK。提供復(fù)位線RST以便將所述電路設(shè)置為規(guī)定狀態(tài)?？刂茐KCLK_CTRL的輸出信號(hào)CLK—ON被提供給邏輯與門10和接口電路I2C。時(shí)鐘信號(hào)CLK還被施加在邏輯與門10的第二輸入上。控制塊CLK—CTRL監(jiān)控時(shí)鐘和數(shù)據(jù)線SCL和SDA。利用時(shí)鐘和數(shù)據(jù)線SCL和SDA上的規(guī)定狀態(tài)來指示數(shù)據(jù)傳輸?shù)拈_始和結(jié)束。當(dāng)檢測到外部發(fā)起的數(shù)據(jù)傳輸時(shí)，控制塊CLK一CTRL的輸出CLK—ON呈現(xiàn)導(dǎo)致施加到邏輯與門10的時(shí)鐘信號(hào)CLK作為切換時(shí)鐘信號(hào)CLK一G而被施加到接口電路I2C的狀態(tài)。在數(shù)據(jù)傳輸結(jié)束時(shí)，輸出CLK—ON呈現(xiàn)使得邏輯與門10阻斷時(shí)鐘CLK的狀態(tài)，即切換時(shí)鐘信號(hào)CLK—G不再被施加到接口電路I2C。在圖l所示的示意電路中，輸出信號(hào)CLK一ON還與接口電路I2C的復(fù)位輸入相連接。這確保在每個(gè)新的數(shù)據(jù)傳輸開始時(shí)，接口電路I2C的元件被設(shè)置為規(guī)定狀態(tài)。另一方面，接口電路I2C在數(shù)據(jù)傳輸開始時(shí)尚不具有任何時(shí)鐘以掃描數(shù)據(jù)線SCL和SDA。此外，在接口電路I2C檢測到數(shù)據(jù)線SCL和SDA上指示數(shù)據(jù)傳輸結(jié)束的夫見定狀態(tài)之前，時(shí)鐘信號(hào)可能已經(jīng)被再次切斷?？刂茐KCLK一CTRL負(fù)責(zé)檢測數(shù)據(jù)傳輸?shù)拈_始和結(jié)束，并且將接口電路I2C保持為復(fù)位，直到存在數(shù)據(jù)傳輸為止。圖2是當(dāng)接口12C的數(shù)據(jù)線SDA和時(shí)鐘線SCL上的、控制塊CLK—CTRL的輸出CLK一ON上的、以及施加到接口電路I2C的時(shí)鐘信號(hào)CLK—G的對(duì)應(yīng)信號(hào)CLK而示出圖2呈現(xiàn)的信號(hào)狀態(tài)。在該圖的左手側(cè)，呈現(xiàn)數(shù)據(jù)線SDA和時(shí)鐘線SCL上的、指示數(shù)據(jù)傳輸?shù)拈_始的信號(hào)狀態(tài)。對(duì)于一開始已經(jīng)提到過的I2C總線，利用時(shí)鐘線SCL上的邏輯高電平和數(shù)據(jù)線SDA上的邏輯低電平來指示數(shù)據(jù)傳輸?shù)拈_始，而兩條線在空閑狀態(tài)下均具有邏輯高電平。因此，數(shù)據(jù)線SDA的下降沿指示數(shù)據(jù)傳輸?shù)拈_始。然而，數(shù)據(jù)傳輸?shù)拈_始不一定與時(shí)鐘CLK同步。當(dāng)時(shí)鐘信號(hào)CLK具有下降沿時(shí)，根據(jù)本發(fā)明的電路僅僅將時(shí)鐘信號(hào)CLK作為切換時(shí)鐘信號(hào)CLK_G傳送到接口電路I2C。為此，控制塊CLK—CTRL的輸出信號(hào)僅在時(shí)鐘信號(hào)CLK的下降沿呈現(xiàn)邏輯高電平。該邏輯高電平具有不再將接口電路I2C保持為復(fù)位的作用。因此，這將使得接口電路I2C能夠從復(fù)位狀態(tài)轉(zhuǎn)變?yōu)椴僮鳡顟B(tài)，此外，時(shí)鐘信號(hào)CLK—G將隨后被安全地施加到接口電路I2C。換言之，在取消復(fù)位和時(shí)鐘信號(hào)CLK—G的下一個(gè)上升沿之間將可獲得與一半時(shí)鐘周期的長度相對(duì)應(yīng)的固定時(shí)間。圖的右側(cè)呈現(xiàn)了數(shù)據(jù)線SDA和時(shí)鐘線SCL上的、指示數(shù)據(jù)傳輸?shù)慕Y(jié)束的信號(hào)狀態(tài)。對(duì)于I2C總線，通過數(shù)據(jù)線SDA上的上升沿指示數(shù)據(jù)傳輸?shù)慕Y(jié)束，而時(shí)鐘信號(hào)線SCL具有邏輯高電平。與數(shù)據(jù)傳輸?shù)拈_始的檢測相似，在檢測到數(shù)據(jù)傳輸?shù)慕Y(jié)束之后，利用時(shí)鐘信號(hào)CLK的下一個(gè)下降沿切斷到接口電路I2C的切換時(shí)鐘信號(hào)CLK一G。因此，使得接口電路I2C可以獲得完整的最后一個(gè)時(shí)鐘周期。上述定時(shí)涉及其中時(shí)鐘的上升沿為決定性的(decisive)接口電路I2C。對(duì)于其中時(shí)鐘的下降沿為決定性的接口電路，將相應(yīng)地利用時(shí)鐘信號(hào)CLK的上升沿來進(jìn)行復(fù)位的取消和時(shí)鐘信號(hào)CLK的傳輸。圖3呈現(xiàn)了根據(jù)本發(fā)明的控制塊CLKj:TRL的示例性示意電3各圖。信號(hào)SCL、SDA、和CLK以及復(fù)位信號(hào)RST被提供給控制塊CLK—CTRL?？刂茐KCLK—CTRL包括異步狀態(tài)機(jī)110、開始/停止解碼器150、以及觸發(fā)器130。輸出CLKJ)N指示檢測到數(shù)據(jù)傳輸?shù)拈_始或結(jié)束。異步狀態(tài)機(jī)110根據(jù)由其邏輯電路元件確定的組合分析來分析向其施加的信號(hào)SCL、SDA和CLK。與同步狀態(tài)機(jī)相反，異步狀態(tài)機(jī)包括具有組合反饋信號(hào)路徑的邏輯網(wǎng)絡(luò)。不需要存儲(chǔ)狀態(tài)變量的時(shí)鐘控制的(clocked)存儲(chǔ)元件。而是，利用根據(jù)狀態(tài)機(jī)的輸入信號(hào)和邏輯電路元件的反饋信號(hào)的組合函數(shù)的輸出信號(hào)來表示所述狀態(tài)。在根據(jù)本發(fā)明的狀態(tài)機(jī)中，利用邏輯電路的輸出q0、ql和q2來表示狀態(tài)變量。僅在存在一個(gè)或多個(gè)輸入信號(hào)上的改變時(shí)才能出現(xiàn)狀態(tài)的改變。所述輸入信號(hào)之一上的改變可以經(jīng)由網(wǎng)絡(luò)而引起輸出q0、ql或q2上的改變。在圖3所示的電路中，時(shí)鐘信號(hào)CLK不是所述電路操作所需的時(shí)鐘，而是像數(shù)據(jù)和時(shí)鐘線SDA和SCL的輸入一樣的普通輸入信號(hào)。圖4示出了狀態(tài)機(jī)的狀態(tài)圖，所述狀態(tài)機(jī)在控制塊CLKj:TRL中提供對(duì)于數(shù)據(jù)傳輸?shù)拈_始和結(jié)束的檢測。當(dāng)從左向右讀時(shí)，緊跟在箭頭之后的數(shù)字組表示輸入信號(hào)SCL、SDA和CLK上的狀態(tài)。代替信號(hào)的長劃(dash)表示該信號(hào)對(duì)所述狀態(tài)沒有影響。箭頭表明狀態(tài)改變?；疑珗A圈中的字母a到h表示根據(jù)本發(fā)明的狀態(tài)機(jī)可采取的那些狀態(tài)。在此情況下，初始狀態(tài)是具有字母a的狀態(tài)。當(dāng)信號(hào)SCL和SDA示出高邏輯電平一一即指示沒有數(shù)據(jù)傳輸時(shí)一一狀態(tài)機(jī)將保持為狀態(tài)a。信號(hào)CLK的狀態(tài)是不相關(guān)的。當(dāng)信號(hào)SCL和SDA指示數(shù)據(jù)傳輸?shù)拈_始時(shí)，信號(hào)SCL的狀態(tài)將是重要的。當(dāng)信號(hào)CLK具有邏輯高電平時(shí)，狀態(tài)機(jī)改變?yōu)闋顟B(tài)c。否則，狀態(tài)機(jī)改變?yōu)闋顟B(tài)b并且等待信號(hào)CLK做出從邏輯低電平到邏輯高電平的轉(zhuǎn)變。僅在那之后，狀態(tài)機(jī)將改變?yōu)闋顟B(tài)c。在狀態(tài)c中，檢測數(shù)據(jù)傳輸?shù)拈_始，并且該狀態(tài)機(jī)等待時(shí)鐘信號(hào)CLK的下降沿以便將時(shí)鐘CLK—G接通到接口電路12C。時(shí)鐘CLK一G的接通將由從狀態(tài)c向狀態(tài)d的轉(zhuǎn)變觸發(fā)。在圖4中，利用虛箭頭示出這一轉(zhuǎn)變。由圖3所示的解碼器150產(chǎn)生的、在工作狀態(tài)下具有邏輯低電平的信號(hào)START設(shè)置圖3所示的觸發(fā)器130。因此，觸發(fā)器130在其輸出處具有邏輯高電平，該邏輯高電平經(jīng)由圖l所示的與門10而將時(shí)鐘CLK—G釋放到接口電路I2C。觸發(fā)器130由解碼器150的與非門的輸出處的狀態(tài)改變控制。該與非門僅在存在狀態(tài)c以及時(shí)鐘線CLK上的邏輯低電平時(shí)切換。如圖3所示，該與非門的上面三個(gè)輸入與狀態(tài)機(jī)110的反相輸出q0和q2以及正相輸出ql相連接。因此，所述與非門利用上面三個(gè)輸入將由數(shù)字串OIO表示的狀態(tài)c解碼。所述與非門的第四輸入與反相時(shí)鐘信號(hào)CLK相連接。當(dāng)狀態(tài)機(jī)改變?yōu)闋顟B(tài)c時(shí)，時(shí)鐘信號(hào)CLK具有邏輯高電平，如上所述。結(jié)果，解碼尚未完成。這將僅僅是時(shí)鐘信號(hào)CLK具有邏輯低電平的情況。那時(shí)，狀態(tài)機(jī)從狀態(tài)c改變?yōu)闋顟B(tài)d,并且補(bǔ)償和瞬時(shí)動(dòng)作在該網(wǎng)絡(luò)中繼續(xù)進(jìn)行。在瞬時(shí)動(dòng)作減弱之后，將信號(hào)施加到不再對(duì)應(yīng)于解碼狀態(tài)的與非門的輸入，并且信號(hào)START再次呈現(xiàn)邏輯高電平。因此，顯然，從狀態(tài)c到狀態(tài)d的轉(zhuǎn)變產(chǎn)生了具有長度為AT的邏輯低電平的脈沖；AT與瞬時(shí)動(dòng)作的持續(xù)時(shí)間相等。該脈沖設(shè)置圖3所示的觸發(fā)器130。下表示出了狀態(tài)機(jī)的不同狀態(tài)和輸出q0、ql和q2處的對(duì)應(yīng)邏輯電平。<table>tableseeoriginaldocumentpage8</column></row><table>當(dāng)考慮所述不同狀態(tài)的編碼時(shí)，顯然，對(duì)于從狀態(tài)c到狀態(tài)d的轉(zhuǎn)變，只有輸出q2需要改變。輸出qO和ql保持不變。這一狀態(tài)編碼允許產(chǎn)生無瑕瘋的(clean)觸發(fā)脈沖，這是因?yàn)橛捎谌舾上嚓P(guān)信號(hào)之間的運(yùn)行時(shí)間差導(dǎo)致的丟失脈沖在此轉(zhuǎn)變中不能出現(xiàn)。此外，狀態(tài)編碼的選擇以及電路的設(shè)計(jì)確保即使是無意地也不能通過所述電路內(nèi)的瞬時(shí)狀態(tài)改變而達(dá)到狀態(tài)c。在達(dá)到狀態(tài)d之后，將開始在I2C總線上傳送數(shù)據(jù)。該傳輸以信號(hào)SCL呈現(xiàn)邏輯低電平開始。因此，所述狀態(tài)機(jī)改變?yōu)闋顟B(tài)e。根據(jù)I2C總線規(guī)范，信號(hào)SDA只可以在信號(hào)SCL具有邏輯低電平時(shí)在數(shù)據(jù)傳輸期間改變其邏輯電平。根據(jù)所傳送的數(shù)據(jù)，所述狀態(tài)機(jī)呈現(xiàn)狀態(tài)d、e、f和a。當(dāng)傳送0(零)時(shí)，出現(xiàn)狀態(tài)d和e。當(dāng)傳送1(一)時(shí)出現(xiàn)狀態(tài)f和a。正如在圖4的狀態(tài)圖中顯而易見的那樣，被施加到接口電路以進(jìn)行操作的時(shí)鐘信號(hào)CLK在經(jīng)由總線傳送數(shù)據(jù)期間對(duì)于狀態(tài)機(jī)是不重要的。如圖2所示，經(jīng)由I2C總線的數(shù)據(jù)傳輸將被所謂的停止條件終止。為了啟動(dòng)該停止條件，必須將數(shù)據(jù)線SDA設(shè)置為邏輯低電平，而時(shí)鐘線SCL具有邏輯低電平。由此，所述狀態(tài)機(jī)改變?yōu)闋顟B(tài)e。隨后，時(shí)鐘線SCL被設(shè)置為邏輯高電平，由于這一原因，強(qiáng)迫狀態(tài)機(jī)進(jìn)入狀態(tài)d。如果現(xiàn)在數(shù)據(jù)線SDA也從邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖?，則出現(xiàn)停止條件。與在數(shù)據(jù)傳輸開始時(shí)必須存在的開始條件相似，狀態(tài)機(jī)向下一狀態(tài)——g或h——的轉(zhuǎn)變將取決于時(shí)鐘信號(hào)CLK。如果當(dāng)離開狀態(tài)d時(shí)時(shí)鐘信號(hào)CLK具有邏輯高電平，則在解碼器150中產(chǎn)生信號(hào)STOP之前，狀態(tài)機(jī)在狀態(tài)g中等待時(shí)鐘信號(hào)CLK的下降沿。僅在那時(shí)才將觸發(fā)器130復(fù)位，并且信號(hào)CLK一ON中斷時(shí)鐘信號(hào)CLK向接口電路I2C的傳輸。圖5示出了根據(jù)本發(fā)明的替換示例控制塊CLK_CTRL的示意電路圖。在圖3所示的控制塊CLK一CTRL中，所需的邏輯操作由它們各自的基本電路表示。然而，當(dāng)制造電路時(shí)，減少所使用的不同基本電路的數(shù)目可以是有利的。例如，可以用與非門來代替與門和或門。然后，可以通過預(yù)定義的電路元件來有利地組裝所得到的電路，所迷電路元件可以在用于制造數(shù)字電路的__由IC制造商使用和/或IC制造商可以獲得的一一設(shè)計(jì)工具的庫中獲得。對(duì)于圖5所示的電路，利用這種預(yù)定義的電路元件來代替圖3所示的一些電路元件。這里圍繞各個(gè)邏輯基本電路的實(shí)線框表明它是來自庫的預(yù)定義的電路元件。權(quán)利要求1.一種具有時(shí)鐘和數(shù)據(jù)線(SCL、SDA)的數(shù)據(jù)總線接口，其中，數(shù)據(jù)傳輸?shù)拈_始和結(jié)束分別由時(shí)鐘和數(shù)據(jù)線(SCL、SDA)的唯一狀態(tài)組合來指示，其中，提供接口電路(I2C)，其在接收模式中通過以數(shù)據(jù)速率的倍數(shù)進(jìn)行采樣來確定時(shí)鐘和數(shù)據(jù)線(SCL、SDA)的狀態(tài)，并且輸出所傳送的數(shù)據(jù)，其特征在于，提供用于檢測數(shù)據(jù)傳輸?shù)拈_始和結(jié)束的控制電路(CLK_CTRL)，其中所述控制電路(CLK_CTRL)在檢測到數(shù)據(jù)傳輸?shù)拈_始之后向接口電路(I2C)施加該接口電路(I2C)的操作所需的第一時(shí)鐘信號(hào)(CLK_G)，并且其中，所述控制電路(CLK_CTRL)在檢測到數(shù)據(jù)傳輸?shù)慕Y(jié)束之后中斷該接口電路(I2C)的操作所需的第一時(shí)鐘信號(hào)(CLK_G)。2.如權(quán)利要求1所述的數(shù)據(jù)總線接口，其特征在于，所述控制電路(CLK_CTRL)分析時(shí)鐘和數(shù)據(jù)線(SCL、SDA)的狀態(tài)。3.如權(quán)利要求1所述的數(shù)據(jù)總線接口，其特征在于，所述控制電路(CLK_CTRL)包括無時(shí)鐘的狀態(tài)機(jī)。4.如權(quán)利要求1所述的數(shù)據(jù)總線接口，其特征在于，所述時(shí)鐘信號(hào)(CLK—G)的施加和/或中斷與第二時(shí)鐘信號(hào)(CLK)同步發(fā)生，其中第一時(shí)鐘信號(hào)(CLK—G)是從第二時(shí)鐘信號(hào)(CLK)導(dǎo)出的。5.如權(quán)利要求1所述的數(shù)據(jù)總線接口，其特征在于，所述控制電路(CLK_CTRL)將復(fù)位信號(hào)施加到接口電路(I2C)。6.如權(quán)利要求1所述的數(shù)據(jù)總線接口，其特征在于，外部復(fù)位信號(hào)(RST)被提供給所述控制電路。7.—種用于利用時(shí)鐘和數(shù)據(jù)線(SCL、SDA)來控制數(shù)據(jù)總線接口的方法，包括以下步驟-檢測數(shù)據(jù)傳輸?shù)拈_始；-當(dāng)檢測到數(shù)據(jù)傳輸?shù)拈_始時(shí)，將時(shí)鐘信號(hào)施加到接收和傳送電路；-檢測數(shù)據(jù)傳輸?shù)慕K止；以及-當(dāng)檢測到數(shù)據(jù)傳輸?shù)慕K止時(shí)從接收和傳送電路移除所述時(shí)鐘信號(hào)。8.如權(quán)利要求7所述的方法，其中，檢測數(shù)據(jù)傳輸?shù)拈_始和終止包括監(jiān)控?cái)?shù)據(jù)和/或時(shí)鐘線的邏輯狀態(tài)或狀態(tài)轉(zhuǎn)變。9.如權(quán)利要求7所述的方法，其中，施加和移除時(shí)鐘信號(hào)包括控制傳導(dǎo)或中斷所述時(shí)鐘信號(hào)的開關(guān)。全文摘要在具有經(jīng)由時(shí)鐘和數(shù)據(jù)線進(jìn)行的異步數(shù)據(jù)傳輸?shù)臄?shù)據(jù)總線中，通過以數(shù)據(jù)總線的數(shù)據(jù)速率的倍數(shù)進(jìn)行采樣來確定所傳送的數(shù)據(jù)。在此情況下，利用與數(shù)據(jù)總線的異步時(shí)鐘不同步的時(shí)鐘來進(jìn)行采樣。為了避免由于在當(dāng)前不傳送數(shù)據(jù)時(shí)以高頻時(shí)鐘不必要地操作接口電路而出現(xiàn)的干擾，提供用于檢測數(shù)據(jù)傳輸?shù)拈_始和結(jié)束的控制電路。僅在數(shù)據(jù)傳輸開始時(shí)，才會(huì)向接口電路提供所需時(shí)鐘。在數(shù)據(jù)傳輸結(jié)束之后，將再次切斷用于所述接口電路的時(shí)鐘。該控制電路優(yōu)選地被設(shè)計(jì)為狀態(tài)機(jī)，其對(duì)數(shù)據(jù)總線的數(shù)據(jù)和時(shí)鐘線上的狀態(tài)做出反應(yīng)而不需要時(shí)鐘信號(hào)。文檔編號(hào)H04L25/06GK101371234SQ200780002469公開日2009年2月18日申請日期2007年1月11日優(yōu)先權(quán)日2006年1月30日發(fā)明者弗里德里克·海茲曼申請人:湯姆森特許公司