專利名稱：在線對(duì)上傳輸和接收數(shù)據(jù)信號(hào)的方法及其發(fā)送和接收電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于在線對(duì)上傳輸數(shù)據(jù)信號(hào)的方法，以及一種用于接收數(shù)據(jù)信號(hào)的方法。此外，本發(fā)明還涉及一種用于通過(guò)線對(duì)發(fā)送數(shù)據(jù)信號(hào)的發(fā)送電路以及一種用于接收數(shù)據(jù)信號(hào)的接收電路。
背景技術(shù)：
由于數(shù)據(jù)傳輸速率對(duì)于CPU的數(shù)據(jù)需求來(lái)說(shuō)是不夠的，所以例如在如今的DRAM存儲(chǔ)電路中向存儲(chǔ)電路傳輸數(shù)據(jù)或從存儲(chǔ)電路傳輸數(shù)據(jù)是計(jì)算機(jī)系統(tǒng)中的數(shù)據(jù)的最大瓶頸。為了解決存儲(chǔ)器組件之間受限制的數(shù)據(jù)傳輸速率的問(wèn)題和例如控制該存儲(chǔ)器組件的存儲(chǔ)器控制器的問(wèn)題，首先應(yīng)用同步DRAM存儲(chǔ)電路，其中數(shù)據(jù)與時(shí)鐘信號(hào)同步傳輸。由此，能夠?qū)?shù)據(jù)速率從以前的50MHz提高到大約133MHz。其次，引入了雙倍數(shù)據(jù)速率接口(DDR)，其使傳輸速率處在400MHz的范圍中。當(dāng)前，DDR2工藝(大約533MHz)正處于市場(chǎng)引入階段?？墒?，在此期間，處理器的處理速度已經(jīng)大大提高，以致處理器的數(shù)據(jù)需求和數(shù)據(jù)速率之間的缺口不是擴(kuò)大了而是縮小了，以該數(shù)據(jù)速率能夠往返于存儲(chǔ)器組件傳輸數(shù)據(jù)。
為了增大數(shù)據(jù)速率，必須提高傳輸頻率，由此相對(duì)外部干擾，信號(hào)傳輸變得更加靈敏，并且因此更加不可靠。此外，由此，數(shù)據(jù)的同步傳輸也變得困難。尤其是，由于總線線路上的不同的信號(hào)傳輸時(shí)間，隨著傳輸頻率的增加，存儲(chǔ)器組件與之相連的數(shù)據(jù)總線上的數(shù)據(jù)與一個(gè)或者多個(gè)時(shí)鐘信號(hào)的同步變得難以解決。
在傳輸頻率較高的情況下，數(shù)據(jù)信號(hào)也變得更加易受干擾，并且尤其是通過(guò)信號(hào)串?dāng)_相互影響。

發(fā)明內(nèi)容
因而，本發(fā)明的任務(wù)是，提供一種用于傳輸和接收數(shù)據(jù)信號(hào)的方法，利用所述方法能夠以非常高的傳輸速率可靠地提供和接收數(shù)據(jù)信號(hào)，并且其中數(shù)據(jù)信號(hào)的接收不太易受干擾。
此外，本發(fā)明的任務(wù)是，提供用于以高傳輸速率發(fā)送或接收數(shù)據(jù)信號(hào)的發(fā)送電路和接收電路，其中不出現(xiàn)同步問(wèn)題。
此外，本發(fā)明的任務(wù)是，提供集成的存儲(chǔ)電路，所述集成的存儲(chǔ)電路可以高數(shù)據(jù)速率來(lái)接收具有多位并行性的數(shù)據(jù)，并且能夠提供具有多位并行性的數(shù)據(jù)，以存儲(chǔ)在存儲(chǔ)電路中。
該任務(wù)通過(guò)按照權(quán)利要求1所述的用于傳輸數(shù)據(jù)信號(hào)的方法、按照權(quán)利要求4所述的用于接收數(shù)據(jù)信號(hào)的方法、按照權(quán)利要求7所述的發(fā)送電路、按照權(quán)利要求11所述的接收電路以及按照權(quán)利要求19和20所述的集成的存儲(chǔ)電路來(lái)解決。
本發(fā)明的其他有利的改進(jìn)方案在從屬權(quán)利要求中給出。
按照本發(fā)明的第一方面，規(guī)定了一種用于在具有第一傳輸線和第二傳輸線的線對(duì)上傳輸數(shù)據(jù)的方法。在所述第一傳輸線上施加數(shù)據(jù)信號(hào)，該數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)。在所述第二傳輸線上施加參考信號(hào)，只有當(dāng)所述第一和第二信號(hào)電平之間的電平變化不發(fā)生在所述第一傳輸線上的數(shù)據(jù)信號(hào)的兩個(gè)連續(xù)的信號(hào)電平之間時(shí)，所述參考信號(hào)才在第一和第二參考電平之間變化。
用于傳輸數(shù)據(jù)信號(hào)的方法具有以下優(yōu)點(diǎn)，即差分信號(hào)傳輸?shù)母蓴_靈敏性可能具有同時(shí)提供被分配給要傳輸?shù)臄?shù)據(jù)信號(hào)的時(shí)鐘信息的可能性，以便能夠例如在鎖存器中接收通過(guò)所述線對(duì)傳輸?shù)臄?shù)據(jù)。通常在線對(duì)上進(jìn)行差分信號(hào)傳輸，基本上相互平行地并且以微小的間距敷設(shè)所述線對(duì)的傳輸線，以致從外部輸入耦合的干擾同樣也對(duì)線對(duì)的兩條傳輸線上的電壓電平產(chǎn)生影響。由于要傳輸?shù)臄?shù)據(jù)通常通過(guò)傳輸線之間的電勢(shì)差來(lái)確定，所以該電勢(shì)差不受干擾信號(hào)影響。同時(shí)，傳輸線被用于，與數(shù)據(jù)同時(shí)傳輸時(shí)鐘信息，關(guān)于所述時(shí)鐘信息同步化所述數(shù)據(jù)信號(hào)。這通過(guò)在所述第一傳輸線上依次施加代表要傳輸?shù)臄?shù)據(jù)的數(shù)據(jù)信號(hào)的信號(hào)電平來(lái)執(zhí)行。為了當(dāng)在數(shù)據(jù)信號(hào)的兩個(gè)連續(xù)的數(shù)據(jù)位中不出現(xiàn)電平變化時(shí)，也能識(shí)別出兩個(gè)連續(xù)的數(shù)據(jù)位，在這種情況下，在所述第二傳輸線上施加參考信號(hào)，該參考信號(hào)在第一和第二參考電平之間具有過(guò)渡。由此實(shí)現(xiàn)，時(shí)鐘信息由數(shù)據(jù)信號(hào)或者參考信號(hào)來(lái)引起。只有當(dāng)數(shù)據(jù)信號(hào)的兩個(gè)連續(xù)的信號(hào)電平相同時(shí)，參考信號(hào)才具有電平變化，通過(guò)該方式來(lái)同時(shí)避免設(shè)置比所必需的更多的參考信號(hào)的參考電平的電平過(guò)渡。這是可能的，因?yàn)楫?dāng)數(shù)據(jù)信號(hào)的信號(hào)電平發(fā)生電平變化時(shí)，數(shù)據(jù)信號(hào)已經(jīng)包含了用于接收所傳輸?shù)臄?shù)據(jù)的時(shí)鐘信息。
優(yōu)選地，所述數(shù)據(jù)信號(hào)的第一和第二信號(hào)電平的電勢(shì)不同于所述參考信號(hào)的第一和第二參考電平的電勢(shì)，以致能夠通過(guò)數(shù)據(jù)信號(hào)的各個(gè)信號(hào)電平和參考信號(hào)的各個(gè)參考電平之間的電勢(shì)差的求值來(lái)實(shí)現(xiàn)分配給所傳輸?shù)臄?shù)據(jù)位。
優(yōu)選地，所述數(shù)據(jù)信號(hào)的第一信號(hào)電平的電勢(shì)小于所述參考信號(hào)的第一和第二參考電平的電勢(shì)，和/或所述數(shù)據(jù)信號(hào)的第二信號(hào)電平的電勢(shì)大于所述參考信號(hào)的第一和第二參考電平的電勢(shì)。由此，可以借助于線對(duì)上的數(shù)據(jù)信號(hào)和參考信號(hào)之間的電勢(shì)差的符號(hào)來(lái)解釋所傳輸?shù)臄?shù)據(jù)。
根據(jù)本發(fā)明的另一方面，規(guī)定了一種用于通過(guò)具有第一傳輸線和第二傳輸線的線對(duì)來(lái)接收數(shù)據(jù)的方法。在所述第一傳輸線上接收數(shù)據(jù)信號(hào)，該數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)。在所述第二傳輸線上接收具有第一和第二參考電平的參考信號(hào)，其中根據(jù)施加的數(shù)據(jù)信號(hào)的信號(hào)電平和施加的參考電平之間的差來(lái)確定通過(guò)所述數(shù)據(jù)信號(hào)傳輸?shù)臄?shù)據(jù)。根據(jù)在數(shù)據(jù)信號(hào)的信號(hào)電平之間出現(xiàn)的電平變化和在參考信號(hào)的參考電平之間出現(xiàn)的電平變化，所述數(shù)據(jù)被提供為有效數(shù)據(jù)。
用于接收所述數(shù)據(jù)信號(hào)的方法具有以下優(yōu)點(diǎn)，即通過(guò)具有兩條傳輸線的差分的線對(duì)不僅能夠接收相對(duì)外部干擾影響更穩(wěn)定(robust)的數(shù)據(jù)信號(hào)，而且同時(shí)能夠傳輸時(shí)鐘信息，利用該時(shí)鐘信息可以接收所述數(shù)據(jù)。由此，不必使所傳輸?shù)臄?shù)據(jù)與同樣要提供的時(shí)鐘信號(hào)同步，并且避免了從數(shù)據(jù)信號(hào)和一個(gè)或者多個(gè)時(shí)鐘信號(hào)的不同的信號(hào)傳輸時(shí)間中得出的缺點(diǎn)。在關(guān)于參考信號(hào)在第一傳輸線上傳輸數(shù)據(jù)信號(hào)的期間，基于第一傳輸線上的電平過(guò)渡或者基于第二傳輸線上的參考信號(hào)的電平過(guò)渡產(chǎn)生時(shí)鐘信號(hào)的時(shí)鐘邊緣。
優(yōu)選地，利用電平變化來(lái)提供直接在所述電平變化之前接收到的那個(gè)數(shù)據(jù)?？商鎿Q地，利用電平變化可以將直接在電平變化之后接收到的數(shù)據(jù)提供為有效的數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，設(shè)置了用于在具有第一傳輸線和第二傳輸線的線對(duì)上發(fā)送數(shù)據(jù)信號(hào)的發(fā)送電路。該發(fā)送電路具有第一驅(qū)動(dòng)電路，該第一驅(qū)動(dòng)電路在第一傳輸線上施加數(shù)據(jù)信號(hào)，其中所述數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)。所述發(fā)送電路具有第二驅(qū)動(dòng)電路，該第二驅(qū)動(dòng)電路在所述第二傳輸線上施加具有第一和第二參考電平的參考信號(hào)。設(shè)置了控制單元，該控制單元如此控制所述第二驅(qū)動(dòng)電路，以致只有當(dāng)在所述第一傳輸線上施加數(shù)據(jù)信號(hào)的情況下第一和第二信號(hào)電平之間的電平變化不發(fā)生在兩個(gè)連續(xù)的數(shù)據(jù)之間時(shí)，參考信號(hào)才在第一和第二參考電平之間變化。
根據(jù)本發(fā)明的發(fā)送電路具有以下優(yōu)點(diǎn)，即該發(fā)送電路能夠以差分方式在所述線對(duì)上傳輸數(shù)據(jù)信號(hào)，并且同時(shí)在所述線對(duì)上傳輸時(shí)鐘信息，數(shù)據(jù)信號(hào)與所述時(shí)鐘信息同步，并且該時(shí)鐘信息能夠用于接收所述數(shù)據(jù)信號(hào)。
優(yōu)選地，如此設(shè)置所述第一驅(qū)動(dòng)電路，以致在所述第一傳輸線上以數(shù)據(jù)信號(hào)的第一和第二信號(hào)電平的電勢(shì)來(lái)施加數(shù)據(jù)信號(hào)。如此設(shè)置第二驅(qū)動(dòng)電路，以致在所述第二傳輸線上以參考信號(hào)的第一和第二參考電平的電勢(shì)來(lái)施加參考信號(hào)。所述參考信號(hào)的第一和第二參考電平的電勢(shì)不同于所述第一和所述第二信號(hào)電平的電勢(shì)。
如此構(gòu)成控制單元，以致該控制單元接收代表要傳輸?shù)臄?shù)據(jù)的數(shù)據(jù)輸出信號(hào)和時(shí)鐘信息，并且根據(jù)所述數(shù)據(jù)輸出信號(hào)來(lái)控制第一驅(qū)動(dòng)電路，其中所述控制單元控制第二驅(qū)動(dòng)電路，以便只有當(dāng)數(shù)據(jù)信號(hào)的信號(hào)電平具有與以前的信號(hào)電平相同的信號(hào)電平時(shí)，才引起參考信號(hào)的電平變化。
根據(jù)本發(fā)明的另一方面，設(shè)置了用于通過(guò)具有第一傳輸線和第二傳輸線的線對(duì)來(lái)接收數(shù)據(jù)信號(hào)的接收電路。該接收電路具有可與第一傳輸線相連的第一輸入電路，以便接收數(shù)據(jù)信號(hào)，所述數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)。所述接收電路此外還具有可與第二傳輸線相連的第二輸入電路，以便接收參考信號(hào)。所述接收電路此外還包括求值電路，該求值電路根據(jù)施加的數(shù)據(jù)信號(hào)的信號(hào)電平和施加的參考電平之間的差來(lái)確定數(shù)據(jù)信號(hào)的數(shù)據(jù)，并且根據(jù)數(shù)據(jù)信號(hào)的信號(hào)電平之間或者參考信號(hào)的參考電平之間出現(xiàn)的電平變化將該數(shù)據(jù)提供為有效數(shù)據(jù)。
根據(jù)本發(fā)明的接收電路具有接收數(shù)據(jù)信號(hào)的優(yōu)點(diǎn)，所述數(shù)據(jù)信號(hào)在線對(duì)上差分地來(lái)傳輸，其中在線對(duì)上隨著所述數(shù)據(jù)信號(hào)傳輸時(shí)鐘信息。
所述接收電路可以設(shè)置有第一邊緣檢測(cè)器單元和第二邊緣檢測(cè)器單元，以便根據(jù)參考信號(hào)或數(shù)據(jù)信號(hào)的電平過(guò)渡分別產(chǎn)生時(shí)鐘脈沖。
根據(jù)實(shí)施方案，可以設(shè)置，所述求值電路具有輸出鎖存器，以便根據(jù)所述時(shí)鐘信號(hào)將數(shù)據(jù)信號(hào)接收在所述輸出鎖存器中。
此外，還可以設(shè)置讀取電路，以便響應(yīng)于時(shí)鐘信號(hào)的邊緣將直接在該邊緣之前所確定的那個(gè)數(shù)據(jù)接收在所述輸出鎖存器中。為此，所述求值電路能夠包括與所述第一輸入電路相連的延遲元件，以便相對(duì)時(shí)鐘信號(hào)的邊緣延遲所述數(shù)據(jù)信號(hào)。
根據(jù)另一實(shí)施方案，可以如此設(shè)置所述求值電路，以致響應(yīng)于時(shí)鐘信號(hào)的邊緣將直接在所述時(shí)鐘信號(hào)的邊緣之后所確定的數(shù)據(jù)接收在所述輸出鎖存器中。對(duì)此，所述求值電路可以包括與時(shí)鐘產(chǎn)生單元相連的延遲元件，以便相對(duì)所述數(shù)據(jù)信號(hào)延遲時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的另一方面，設(shè)置了具有多個(gè)接收電路的集成的存儲(chǔ)電路。多個(gè)接收電路的求值電路分別具有輸出鎖存器，其中能夠暫存要接收的數(shù)據(jù)。此外，還設(shè)置了接收控制單元，以便當(dāng)每個(gè)輸出鎖存器已經(jīng)接收到數(shù)據(jù)時(shí)，產(chǎn)生有效信號(hào)。
以這種方式，可能在集成的存儲(chǔ)電路中異步地接收數(shù)據(jù)，并且當(dāng)數(shù)據(jù)已經(jīng)被完全接收時(shí)，提供所述存儲(chǔ)電路，這通過(guò)所述有效信號(hào)來(lái)指出。尤其是，針對(duì)每個(gè)求值電路，所述接收控制單元可以具有另一鎖存器，以便存儲(chǔ)數(shù)據(jù)信號(hào)的信號(hào)電平之間的或者參考信號(hào)的參考電平之間的電平變化的出現(xiàn)，其中在這種情況下，由于所述接收控制單元輸出有效信號(hào)，則每個(gè)鎖存器存儲(chǔ)一個(gè)所出現(xiàn)的電平變化。這是產(chǎn)生有效信號(hào)的特別簡(jiǎn)單的方式。
根據(jù)實(shí)施方案，可以設(shè)置，當(dāng)已經(jīng)讀出所述數(shù)據(jù)時(shí)，所述接收控制單元復(fù)位所述另一鎖存器，以便能夠接收隨后的數(shù)據(jù)。
可以設(shè)置，在每個(gè)求值電路中設(shè)置多個(gè)輸出鎖存器，以便暫存多個(gè)連續(xù)的數(shù)據(jù)，其中所述求值電路已經(jīng)將緩沖器設(shè)置為先進(jìn)先出存儲(chǔ)器。


下面，借助于附圖更詳細(xì)地描述本發(fā)明的優(yōu)選實(shí)施方案。其中
圖1示出按照本發(fā)明的實(shí)施方案的接收電路的框圖；圖2示出按照本發(fā)明的實(shí)施方案的發(fā)送電路的框圖；圖3示出信號(hào)時(shí)間圖，其具有根據(jù)本發(fā)明的實(shí)施方案的用于傳輸數(shù)據(jù)信號(hào)的方法所述的信號(hào)電平；以及圖4示出具有多個(gè)接收電路的存儲(chǔ)電路的詳圖。
具體實(shí)施例方式
本發(fā)明通常涉及在差分線對(duì)上隨著所分配的時(shí)鐘信息傳輸數(shù)據(jù)信號(hào)。在此，可以通過(guò)兩條傳輸線上的信號(hào)電平之間形成差值來(lái)消除同樣對(duì)線對(duì)的傳輸線產(chǎn)生影響的信號(hào)干擾。同時(shí)通過(guò)兩條傳輸線來(lái)傳輸時(shí)鐘信息，其方式是為此應(yīng)用兩條傳輸線之一的信號(hào)邊緣來(lái)產(chǎn)生用于接收數(shù)據(jù)信號(hào)的時(shí)鐘邊緣。
為了接收以這種方式通過(guò)線對(duì)傳輸?shù)男盘?hào)，例如可以應(yīng)用在圖1中所示的接收電路1。該接收電路具有用于連接到第一傳輸線3上的第一信號(hào)輸入2和用于連接到第二傳輸線5上的第二信號(hào)輸入4。該第一和第二傳輸線3、5例如作為線對(duì)的導(dǎo)線，并且優(yōu)選地并行和/或彼此緊緊相鄰地來(lái)敷設(shè)，以致兩條傳輸線3、5上的信號(hào)電平波動(dòng)時(shí)同樣也可注意到所出現(xiàn)的干擾。針對(duì)這種線對(duì)的例子是雙絞傳輸線，其中傳輸線相互扭絞。
第一傳輸線3通過(guò)第一信號(hào)輸入2與第一輸入電路6的第一連接相連，以便接收數(shù)據(jù)信號(hào)DS。第二傳輸線5通過(guò)第二信號(hào)輸入與第一輸入電路6的第二連接相連，以便接收參考信號(hào)RS。
第一輸入電路6優(yōu)選地被構(gòu)造為運(yùn)算放大器或者差分放大器，并且在其輸出上根據(jù)在第一和第二傳輸線3、5上所施加的信號(hào)電平的電勢(shì)差輸出具有第一狀態(tài)或者第二狀態(tài)的信號(hào)。在運(yùn)算放大器的情況下，在運(yùn)算放大器的輸出上的第一和第二狀態(tài)例如對(duì)應(yīng)于正的和負(fù)的電源電壓，利用該正的和負(fù)的電源電壓來(lái)驅(qū)動(dòng)運(yùn)算放大器6。在第一接收電路的輸出上的第一和第二狀態(tài)對(duì)應(yīng)于邏輯信號(hào)電平，該邏輯信號(hào)電平可以由與第一輸入電路的輸出相連的單元檢測(cè)到。
第二傳輸線5通過(guò)第二輸入4與第二輸入電路7相連，所述第二輸入電路7同樣也可以被構(gòu)造為運(yùn)算放大器或者差分放大器。該第二輸入電路7的第二連接與參考電壓VRef相連，如此確定該參考電壓VRef，以致在第二傳輸線5上能夠確定參考信號(hào)RS的所規(guī)定的電平變化。
第一輸入電路6的輸出與第一邊緣檢測(cè)器8相連，并且第二輸入電路7的輸出與第二邊緣檢測(cè)器9相連。邊緣檢測(cè)器用于檢測(cè)第一或第二輸入電路6、7的輸出上的電平變化，并且在識(shí)別出電平變化時(shí)在其輸出上產(chǎn)生時(shí)鐘脈沖信號(hào)。該時(shí)鐘脈沖信號(hào)可以例如是具有所確定的時(shí)間長(zhǎng)度的脈沖，并且在電平變化時(shí)在兩個(gè)方向上被產(chǎn)生。
第一和第二邊緣檢測(cè)器8、9的輸出與或門(mén)10相連，在該或門(mén)10的輸出上施加從第一和第二傳輸線5的信號(hào)中重建的時(shí)鐘信號(hào)。該時(shí)鐘信號(hào)基本上是由第一和第二邊緣檢測(cè)器單元所產(chǎn)生的時(shí)鐘脈沖信號(hào)的疊加。第一輸入電路6的輸出與鎖存器11相連，借助于在或門(mén)10的輸出上重建的時(shí)鐘信號(hào)將施加在第一輸入電路6的輸出上的數(shù)據(jù)信號(hào)DS接收到所述鎖存器11中。因此，在鎖存器11中所存儲(chǔ)的數(shù)據(jù)信號(hào)能夠被提供給隨后的電路。
第一輸入電路6基本上用于，根據(jù)第一傳輸線3上的數(shù)據(jù)信號(hào)DS的信號(hào)電平和第二傳輸線5上的參考信號(hào)RS的參考電平之間的電勢(shì)差的符號(hào)來(lái)確定并提供數(shù)據(jù)信號(hào)。
在第二傳輸線5上施加參考信號(hào)RS，當(dāng)在第一傳輸線3上傳輸?shù)臄?shù)據(jù)信號(hào)DS的信號(hào)電平不變時(shí)，所述參考信號(hào)RS在第一和第二參考電平之間至少具有一個(gè)邊緣。當(dāng)?shù)谝粋鬏斁€3上的數(shù)據(jù)信號(hào)的信號(hào)邊緣出現(xiàn)時(shí)，雖然也可以產(chǎn)生第二傳輸線5上的參考信號(hào)的電平變化，可是該電平變化表示相應(yīng)的發(fā)送電路的較大負(fù)載，并且由于傳輸線信號(hào)之間的信號(hào)串?dāng)_效應(yīng)和由于傳輸線3、5上所出現(xiàn)的邊緣數(shù)量的增加而增大了干擾影響。
優(yōu)選地如此選擇第一傳輸線3上的數(shù)據(jù)信號(hào)DS的信號(hào)電平的電勢(shì)和第二傳輸線5上的參考信號(hào)RS的信號(hào)電平的電勢(shì)，以致可以根據(jù)第一和第二傳輸線3、5之間的電勢(shì)差的符號(hào)借助第一輸入電路6來(lái)可靠地檢測(cè)到數(shù)據(jù)信號(hào)。為了保證這一點(diǎn)，優(yōu)選地如此選擇數(shù)據(jù)信號(hào)的信號(hào)電平和參考信號(hào)的信號(hào)電平，以致數(shù)據(jù)信號(hào)DS的第一低信號(hào)電平的電勢(shì)小于參考信號(hào)RS的第一和第二參考電平，并且數(shù)據(jù)信號(hào)DS的第二較高的信號(hào)電平的電勢(shì)大于參考信號(hào)RS的第一和第二參考電平的電勢(shì)。尤其是應(yīng)該注意的是，第一參考電平的電勢(shì)和兩個(gè)參考電平中的較低參考電平的電勢(shì)之間的電勢(shì)差以及第二高信號(hào)電平和參考信號(hào)的兩個(gè)參考電平中的較高參考電平之間的電勢(shì)差足夠大，以便能夠通過(guò)第一輸入電路6來(lái)可靠地進(jìn)行檢測(cè)。
被施加在第二輸入電路7的第二連接上的參考電勢(shì)VRef優(yōu)選地對(duì)應(yīng)于處于參考信號(hào)的第一和第二參考電平之間的電勢(shì)，以致被構(gòu)造為運(yùn)算放大器的第二輸入電路檢測(cè)到參考電平和參考電勢(shì)之間的電勢(shì)差的符號(hào)。尤其是，參考電勢(shì)應(yīng)該位于參考信號(hào)RS的第一和第二參考電平之間的大約中心位置。此外，應(yīng)該如此選擇參考信號(hào)RS、數(shù)據(jù)信號(hào)DS和參考電勢(shì)VRef，以致參考電勢(shì)VRef同樣也位于數(shù)據(jù)信號(hào)的第一和第二信號(hào)電平之間，優(yōu)選地位于第一和第二信號(hào)電平之間的中心位置。
為了檢測(cè)到所出現(xiàn)的時(shí)鐘邊緣，借助于邊緣檢測(cè)器單元8、9來(lái)確定數(shù)據(jù)信號(hào)DS的電平過(guò)渡和參考信號(hào)RS的電平過(guò)渡。如果兩個(gè)邊緣檢測(cè)器單元8、9之一確定了電平變化，則該電平變化通過(guò)時(shí)鐘脈沖被轉(zhuǎn)交給或門(mén)10，以致每當(dāng)兩個(gè)邊緣檢測(cè)器單元8、9之一已經(jīng)確定了電平變化時(shí)，就從或門(mén)10的輸出輸出時(shí)鐘脈沖。該時(shí)鐘脈沖用于將施加在鎖存器11上的數(shù)據(jù)信號(hào)接收到該鎖存器中，并且在該鎖存器的輸出A、也就是接收電路的輸出上提供該數(shù)據(jù)信號(hào)。
為了使數(shù)據(jù)信號(hào)DS和時(shí)鐘信號(hào)CLK彼此同步，并且遵守鎖存器11的設(shè)置和保持時(shí)間，可以可替換地在鎖存器11的輸入之前為數(shù)據(jù)信號(hào)DS連接延遲元件12。在這種情況下，要接收的數(shù)據(jù)信號(hào)利用時(shí)鐘信號(hào)的時(shí)鐘邊緣被傳輸?shù)芥i存器11中，利用所述時(shí)鐘信號(hào)終止相應(yīng)數(shù)據(jù)位的時(shí)間窗?？商鎿Q地，可以在或門(mén)10的輸出上設(shè)置另一延遲元件13，以便延遲時(shí)鐘脈沖，以致在所接收到的數(shù)據(jù)位開(kāi)始時(shí)已檢測(cè)到的時(shí)鐘邊緣被用于將數(shù)據(jù)位接收到鎖存器11中。于是，如此設(shè)置該另一延遲元件13，以致在施加數(shù)據(jù)信號(hào)DS之后，在鎖存器11的設(shè)置時(shí)間之后施加時(shí)鐘脈沖的進(jìn)行接收的邊緣。
在圖2中示出了按照本發(fā)明的優(yōu)選的實(shí)施方案的發(fā)送電路20，該發(fā)送電路20具有針對(duì)數(shù)據(jù)信號(hào)的第一驅(qū)動(dòng)電路21和針對(duì)參考信號(hào)的第二驅(qū)動(dòng)電路22。驅(qū)動(dòng)電路與控制單元23相連，所述控制單元23通過(guò)相應(yīng)的輸入接收代表要輸出的數(shù)據(jù)的數(shù)據(jù)輸出信號(hào)DAS和針對(duì)數(shù)據(jù)輸出信號(hào)DAS的相應(yīng)所屬的時(shí)鐘信號(hào)CLK。該控制單元23如此控制第一驅(qū)動(dòng)電路21，以致數(shù)據(jù)輸出信號(hào)DAS作為數(shù)據(jù)信號(hào)通過(guò)第一傳輸線3和相應(yīng)的接收電路來(lái)驅(qū)動(dòng)。該控制單元23同樣也如此控制第二驅(qū)動(dòng)電路22，以致當(dāng)在由第一驅(qū)動(dòng)電路21輸出的數(shù)據(jù)信號(hào)的兩個(gè)連續(xù)的數(shù)據(jù)位之間不進(jìn)行電平變化時(shí)，在第二驅(qū)動(dòng)電路22的輸出上提供電平變化。優(yōu)選地如此選擇數(shù)據(jù)信號(hào)的第一信號(hào)電平的電勢(shì)，以致該電勢(shì)小于通過(guò)第二驅(qū)動(dòng)電路22輸出的參考信號(hào)RS的參考電平的可能的電勢(shì)。如此選擇數(shù)據(jù)信號(hào)的第二信號(hào)電平的電勢(shì)，以致該電勢(shì)大于由第二驅(qū)動(dòng)電路22輸出的參考信號(hào)的可能的參考電平。
在圖3中示出了信號(hào)時(shí)間圖，該信號(hào)時(shí)間圖描述了在傳輸具有在圓圈中所給出的狀態(tài)值的多個(gè)連續(xù)的數(shù)據(jù)位時(shí)數(shù)據(jù)信號(hào)DS和參考信號(hào)RS的信號(hào)電平。對(duì)于具有狀態(tài)“1”的前4個(gè)數(shù)據(jù)位，數(shù)據(jù)信號(hào)DS具有對(duì)應(yīng)于低電勢(shì)Vlow_low的第一信號(hào)電平。數(shù)據(jù)信號(hào)DS的第二信號(hào)電平對(duì)應(yīng)于電勢(shì)Vhigh_high。參考信號(hào)RS在第一參考電平處具有電勢(shì)Vlow，而在第二參考電平處具有電勢(shì)Vhigh。電勢(shì)Vhigh和Vlow位于由電勢(shì)Vhigh_high和Vlow_low形成的范圍之內(nèi)，以致，當(dāng)數(shù)據(jù)信號(hào)位于第一信號(hào)電平之上、也就是位于電勢(shì)Vlow_low之上時(shí)，不依賴于參考信號(hào)正好采取哪個(gè)參考電平，在差分信號(hào)和數(shù)據(jù)信號(hào)之間的電壓差總是正的。同樣地，當(dāng)數(shù)據(jù)信號(hào)位于電勢(shì)Vhigh_high處的第二信號(hào)電平之上時(shí)，不依賴于參考信號(hào)RS正好采取哪個(gè)參考電平，參考信號(hào)和數(shù)據(jù)信號(hào)之間的差總是負(fù)的。
在圖4中示出了集成的存儲(chǔ)電路的詳圖的框圖，所述集成的存儲(chǔ)電路具有多個(gè)接收電路31。該接收電路31基本上對(duì)應(yīng)于在圖1中所示的接收電路1。接收電路31的區(qū)別僅僅在于鎖存器11′的構(gòu)成，該鎖存器11′與圖1的實(shí)施方案的鎖存器11相比具有另一輸入，在該另一輸入上可以施加輸出控制信號(hào)ASS。輸出控制信號(hào)ASS用于指示接收電路31的鎖存器，向其各個(gè)輸出out1、out2、…outn輸出之前所接收到的數(shù)據(jù)。
此外，接收電路31具有時(shí)鐘輸出TA，以便輸出所產(chǎn)生的時(shí)鐘脈沖CLK。時(shí)鐘輸出TA分別與同步單元32的輸入相連。該同步單元32基本上用于，只要在每個(gè)接收電路31中已經(jīng)接收到數(shù)據(jù)，就產(chǎn)生輸出控制信號(hào)ASS。在所示的實(shí)施方案中，同步單元32具有分別連接所述接收電路31的時(shí)鐘輸出的另一鎖存器33。如果那里施加了時(shí)鐘脈沖，則各個(gè)鎖存器33的輸出從低電平變化到高電平。鎖存器33的輸出與與門(mén)34的輸入相連。如果鎖存器33的所有輸出都處于高電平，則與門(mén)34的輸出也同樣處于高電平。提供輸出控制信號(hào)ASS的與門(mén)34的輸出上的高電平引起，接收電路31中的鎖存器11′中的數(shù)據(jù)被輸出給接收電路31的輸出。同樣，輸出控制信號(hào)ASS的產(chǎn)生引起，同步單元32的鎖存器33被復(fù)位，以致輸出控制信號(hào)ASS從高電平過(guò)渡到低電平。當(dāng)已經(jīng)在每個(gè)接收電路31中接收到下面的數(shù)據(jù)時(shí)，輸出控制信號(hào)ASS才從低電平恢復(fù)到高電平。
根據(jù)可替換的實(shí)施方案，取代接收電路中的鎖存器11′，也可以設(shè)置具有多個(gè)鎖存器的FiFo移位寄存器，并且代替同步單元32中的另一鎖存器33可以設(shè)置其他的FiFo移位寄存器，以致即使單個(gè)數(shù)據(jù)信號(hào)被嚴(yán)重延遲時(shí)，不同數(shù)據(jù)DQ1、DQ2…DQn彼此的正確分配也會(huì)維持多個(gè)時(shí)鐘周期。
參考符號(hào)列表1接收電路2第一信號(hào)輸入3第一傳輸線4第二信號(hào)輸入5第二傳輸線6第一輸入電路7第二輸入電路8第一邊緣檢測(cè)器單元9第二邊緣檢測(cè)器單元10或門(mén)11鎖存器12延遲單元13另一延遲單元20發(fā)送電路21第一驅(qū)動(dòng)電路22第二驅(qū)動(dòng)電路23控制單元30集成的存儲(chǔ)電路31接收電路32同步單元33另一鎖存器34與門(mén)DS數(shù)據(jù)信號(hào)RS參考信號(hào)Vlow第一參考電平Vhigh第二參考電平Vlow_low第一信號(hào)電平Vhigh_high第二信號(hào)電平VRef參考電勢(shì)
權(quán)利要求
1.用于在具有第一傳輸線(3)和第二傳輸線(5)的線對(duì)上傳輸數(shù)據(jù)信號(hào)的方法，其中，在所述第一傳輸線(3)上施加數(shù)據(jù)信號(hào)，該數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)；其中，在所述第二傳輸線(5)上施加參考信號(hào)，只有當(dāng)所述第一和所述第二信號(hào)電平之間的電平變化不發(fā)生在所述第一傳輸線(3)上的所述數(shù)據(jù)信號(hào)的兩個(gè)連續(xù)的信號(hào)電平之間時(shí)，該參考信號(hào)才在第一和第二參考電平之間變化。
2.按照權(quán)利要求1所述的方法，其中，選擇不同于所述第一和所述第二信號(hào)電平的電勢(shì)的所述參考信號(hào)的第一和第二參考電平的電勢(shì)。
3.按照權(quán)利要求2所述的方法，其中，所述數(shù)據(jù)信號(hào)的第一信號(hào)電平的電勢(shì)小于所述參考信號(hào)的第一和第二參考電平的電勢(shì)，和/或所述數(shù)據(jù)信號(hào)的第二信號(hào)電平的電勢(shì)大于所述參考信號(hào)的第一和第二參考電平的電勢(shì)。
4.用于通過(guò)具有第一傳輸線(3)和第二傳輸線(5)的線對(duì)接收數(shù)據(jù)的方法，其中，在所述第一傳輸線(3)上接收數(shù)據(jù)信號(hào)，該數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)；其中，在所述第二傳輸線(5)上接收參考信號(hào)；其中，根據(jù)施加的數(shù)據(jù)信號(hào)的信號(hào)電平和施加的參考電平之間的差來(lái)確定通過(guò)所述數(shù)據(jù)信號(hào)傳輸?shù)臄?shù)據(jù)，和其中，根據(jù)所述數(shù)據(jù)信號(hào)的信號(hào)電平之間出現(xiàn)的電平變化或者根據(jù)所述參考信號(hào)的參考電平之間的電平變化將所述數(shù)據(jù)提供為有效數(shù)據(jù)。
5.按照權(quán)利要求4所述的方法，其中，利用所述電平變化，將直接在電平變化之前所確定的那個(gè)數(shù)據(jù)提供為有效數(shù)據(jù)。
6.按照權(quán)利要求4所述的方法，其中，利用所述電平變化，將直接在電平變化之后所確定的數(shù)據(jù)提供為有效數(shù)據(jù)。
7.用于在具有第一傳輸線(3)和第二傳輸線(5)的線對(duì)上發(fā)送數(shù)據(jù)信號(hào)的發(fā)送電路(20)，具有第一驅(qū)動(dòng)電路(21)，其在所述第一傳輸線(3)上施加數(shù)據(jù)信號(hào)，其中所述數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)；具有第二驅(qū)動(dòng)電路(22)，其在所述第二傳輸線(5)上施加參考信號(hào)，所述參考信號(hào)具有第一和第二參考電平；具有控制單元(23)，其如此控制所述第二驅(qū)動(dòng)電路(22)，以致只有當(dāng)在所述第一傳輸線(3)上施加數(shù)據(jù)信號(hào)的情況下所述第一和所述第二信號(hào)電平之間的電平變化不發(fā)生在所述數(shù)據(jù)信號(hào)的兩個(gè)連續(xù)的數(shù)據(jù)之間時(shí)，所述參考信號(hào)才在第一和第二參考電平之間變化。
8.按照權(quán)利要求7所述的發(fā)送電路(20)，其中，如此設(shè)置所述第一驅(qū)動(dòng)電路(21)，以致所述數(shù)據(jù)信號(hào)以所述數(shù)據(jù)信號(hào)的第一和第二信號(hào)電平的電勢(shì)被施加在所述第一傳輸線(3)上，其中，如此設(shè)置所述第二驅(qū)動(dòng)電路(22)，以致所述參考信號(hào)以所述參考信號(hào)的第一和第二參考電平的電勢(shì)被施加在所述第二傳輸線上，其中，所述參考信號(hào)的第一和第二參考電平的電勢(shì)不同于所述第一和所述第二信號(hào)電平的電勢(shì)。
9.按照權(quán)利要求8所述的發(fā)送電路(20)，其中所述參考信號(hào)的第一參考電平的電勢(shì)小于所述第一和第二信號(hào)電平的電勢(shì)，和/或所述參考信號(hào)的第二參考電平的電勢(shì)大于所述第一和第二信號(hào)電平的電勢(shì)。
10.按照權(quán)利要求7至9之一所述的發(fā)送電路(20)，其中所述控制單元(23)接收數(shù)據(jù)輸出信號(hào)和時(shí)鐘信號(hào)，并且根據(jù)所述數(shù)據(jù)輸出信號(hào)控制所述第一驅(qū)動(dòng)電路，其中，所述控制單元控制所述第二驅(qū)動(dòng)電路(22)，以便只有當(dāng)所述數(shù)據(jù)信號(hào)的信號(hào)電平具有與以前的信號(hào)電平相同的信號(hào)電平時(shí)，才引起所述參考信號(hào)的電平變化。
11.用于通過(guò)具有第一傳輸線(3)和第二傳輸線(5)的線對(duì)接收數(shù)據(jù)信號(hào)的接收電路(1)，具有第一輸入電路(6)，其可與所述第一傳輸線(3)相連，以便接收數(shù)據(jù)信號(hào)，所述數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)；具有第二輸入電路(7)，其可與所述第二傳輸線(5)相連，以便接收參考信號(hào)，具有求值電路，其根據(jù)施加的數(shù)據(jù)信號(hào)的信號(hào)電平和施加的參考電平之間的差來(lái)確定所述數(shù)據(jù)信號(hào)的數(shù)據(jù)，并且根據(jù)所述數(shù)據(jù)信號(hào)的信號(hào)電平之間或者所述參考信號(hào)的參考電平的信號(hào)電平之間出現(xiàn)的電平變化將所述數(shù)據(jù)提供為有效數(shù)據(jù)。
12.按照權(quán)利要求11所述的接收電路(11)，其中，設(shè)置第一邊緣檢測(cè)器單元，以便檢測(cè)所述數(shù)據(jù)信號(hào)的電平變化，并且設(shè)置第二邊緣檢測(cè)器單元，以便檢測(cè)所述參考信號(hào)的參考電平的電平變化，并且分別根據(jù)識(shí)別出的電平變化產(chǎn)生時(shí)鐘脈沖。
13.按照權(quán)利要求12所述的接收電路(1)，其中，設(shè)置組合單元(10)，以便如此組合通過(guò)所述第一和第二邊緣檢測(cè)器單元產(chǎn)生的時(shí)鐘脈沖，以致根據(jù)所述時(shí)鐘脈沖形成時(shí)鐘信號(hào)。
14.按照權(quán)利要求13所述的接收電路(1)，其中，所述求值電路具有輸出鎖存器(11)，以便根據(jù)所述時(shí)鐘信號(hào)將所述數(shù)據(jù)信號(hào)接收到所述輸出鎖存器中。
15.按照權(quán)利要求14所述的接收電路(1)，其中，如此設(shè)置所述求值電路，以便響應(yīng)于相應(yīng)的電平變化，將直接在所述相應(yīng)的電平變化之前所確定的那個(gè)數(shù)據(jù)接收到所述輸出鎖存器中。
16.按照權(quán)利要求15所述的接收電路(1)，其中，所述求值電路包括與所述第一輸入電路相連的延遲元件(12)，以便相對(duì)所述參考信號(hào)的電平變化延遲所述數(shù)據(jù)信號(hào)。
17.按照權(quán)利要求14所述的接收電路(1)，其中，如此設(shè)置所述求值電路，以便響應(yīng)于所述相應(yīng)的電平變化，將直接在所述相應(yīng)的電平變化之后所確定的數(shù)據(jù)接收到所述輸出鎖存器中。
18.按照權(quán)利要求17所述的接收電路(1)，其中所述求值電路包括與所述第二輸入電路(7)相連的另一延遲元件(13)，以便相對(duì)所述數(shù)據(jù)信號(hào)延遲所述參考信號(hào)。
19.集成的存儲(chǔ)電路，其具有多個(gè)按照權(quán)利要求11至18之一所述的接收電路和/或具有一個(gè)或者多個(gè)按照權(quán)利要求7至10之一所述的發(fā)送電路(20)。
20.集成的存儲(chǔ)電路(30)，其具有多個(gè)按照權(quán)利要求11至18之一所述的接收電路(31)，其中，所述多個(gè)接收電路的求值電路分別具有輸出鎖存器，在該輸出鎖存器中暫存所接收到的數(shù)據(jù)，其中，設(shè)置同步單元(32)，以便當(dāng)所述輸出鎖存器中的每個(gè)已接收到數(shù)據(jù)時(shí)，產(chǎn)生有效信號(hào)。
21.按照權(quán)利要求20所述的存儲(chǔ)電路(30)，其中針對(duì)每個(gè)求值電路，所述同步單元(32)具有另一鎖存器(33)，以便存儲(chǔ)所述數(shù)據(jù)信號(hào)的信號(hào)電平之間的或者所述參考信號(hào)的參考電平的信號(hào)電平之間的電平變化的出現(xiàn)，其中，在所述另一鎖存器(33)中的每個(gè)存儲(chǔ)所出現(xiàn)的電平變化的情況下，所述同步單元輸出所述有效信號(hào)。
22.按照權(quán)利要求18或者19所述的存儲(chǔ)電路(30)，其中當(dāng)已讀出所述數(shù)據(jù)時(shí)，所述同步單元(32)復(fù)位所述另一鎖存器(33)。
23.所述時(shí)鐘脈沖在組合單元中被組合，以便根據(jù)所述第一和第二邊緣檢測(cè)器單元(8，9)的時(shí)鐘脈沖產(chǎn)生時(shí)鐘信號(hào)。
全文摘要
本發(fā)明涉及一種用于在具有第一傳輸線(3)和第二傳輸線(5)的線對(duì)上傳輸數(shù)據(jù)信號(hào)的方法，其中在所述第一傳輸線(3)上施加數(shù)據(jù)信號(hào)，該數(shù)據(jù)信號(hào)通過(guò)第一和第二信號(hào)電平的序列來(lái)代表要傳輸?shù)臄?shù)據(jù)；其中在所述第二傳輸線(5)上施加參考信號(hào)，只有當(dāng)所述第一和所述第二信號(hào)電平之間的電平變化不發(fā)生在所述第一傳輸線(3)上的數(shù)據(jù)信號(hào)的兩個(gè)連續(xù)的信號(hào)電平之間時(shí)，該參考信號(hào)才在第一和第二參考電平之間變化。
文檔編號(hào)H04B3/00GK1815459SQ20051012677
公開(kāi)日2006年8月9日 申請(qǐng)日期2005年11月18日 優(yōu)先權(quán)日2004年11月19日
發(fā)明者P·佩赫米勒 申請(qǐng)人:因芬尼昂技術(shù)股份公司