專利名稱：可按高速的轉(zhuǎn)送速度轉(zhuǎn)送數(shù)據(jù)的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及搭載于系統(tǒng)LSI的數(shù)據(jù)轉(zhuǎn)送接口，尤其涉及包含具有LSI間的超高速數(shù)據(jù)轉(zhuǎn)送接口的半導體存儲裝置的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)。
背景技術(shù)：
比如特開平5-342118號公報中披露了一種提高信息傳送效率的先進技術(shù)。
該既往技術(shù)的數(shù)據(jù)通信方法通過同步通信方式及非同步通信方式來收發(fā)性質(zhì)相異的信息。這樣，根據(jù)所收發(fā)信息的性質(zhì)，通過選擇發(fā)送時的通信方式，以符合各信息的性質(zhì)的方法來進行信息的收發(fā)。此外通過利用獨立的路徑來進行信息的發(fā)送及接收來提高信息傳送效率。
此外特開平4-331521號公報、特開平7-311735號公報中披露了與多個單元及裝置的每一個對應來進行相位調(diào)整，可進行高速的數(shù)據(jù)轉(zhuǎn)送的既往技術(shù)。
以往，在進行用于系統(tǒng)LSI的數(shù)據(jù)轉(zhuǎn)送的場合下，在傳送數(shù)據(jù)信號的1個路徑中包含數(shù)條信號線時，有必要在這些多條信號線中對信號的相位進行統(tǒng)調(diào)。因此由于信號線間的阻抗離差而對可調(diào)整的相位產(chǎn)生限制，由此其動作頻率的上限被規(guī)定。此外在作為與高速數(shù)據(jù)轉(zhuǎn)送接口連接的存儲器來采用非易失性存儲器的場合下，在采用EEPROM及閃存存儲器的控制系統(tǒng)中，在這些存儲器的編程中將耗費時間。這樣，在比如欲邊通過網(wǎng)絡從服務器下載信息，邊讀取所下載的信息的場合下，需要專用的緩沖存儲器，或者網(wǎng)絡上的轉(zhuǎn)送速度顯著受到限制。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種包含即使在LSI之間的高速數(shù)據(jù)轉(zhuǎn)送下仍可較大地確保動作裕度，并可在高速的轉(zhuǎn)送速度下編程的非易失性半導體存儲裝置的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)。
總結(jié)起來說，本發(fā)明是一種數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其具備在與外部裝置之間進行信號的發(fā)送及接收的耦合交換機；與耦合交換機連接的信號處理機；信號存儲機，其與信號處理機及耦合交換機兩方連接，存儲用于在信號處理機使用的信號；第1傳送線路，其包含連接耦合交換機及信號存儲機的多條信號線。信號存儲機包含接收部，其對多條信號線的每一條個別地進行從耦合交換機發(fā)送來的發(fā)送信號的接收相位調(diào)整。
因此本發(fā)明的主要優(yōu)點在于由于按對存儲單元的寫入特性在各信號線分別為最佳化的循環(huán)時間來進行寫入，因而在存儲單元的寫入中可在使時滯問題降至最小限的同時來進行高速訪問。
本發(fā)明的上述及其它目的、特征、方式及優(yōu)點通過與附圖關(guān)聯(lián)理解的有關(guān)本發(fā)明的以下詳細說明可明曉。


圖1是表示了本發(fā)明實施例涉及的數(shù)據(jù)處理系統(tǒng)的方框圖。
圖2是表示本發(fā)明采用的半導體存儲裝置8及與其連接的耦合交換機4、信號處理機6的概略構(gòu)成的附圖。
圖3是表示了圖2中的數(shù)據(jù)解碼部64的構(gòu)成的電路圖。
圖4是表示了利用圖3所示的數(shù)據(jù)解碼部來進行延遲調(diào)整的試驗波形的動作波形圖。
圖5是用于說明半導體存儲裝置8中的各存儲體的附圖。
圖6是用于說明存儲體內(nèi)的讀出控制部90的附圖。
圖7是用于說明存儲體內(nèi)的寫入控制部86的附圖。
圖8是表示了本發(fā)明半導體存儲裝置的存儲單元構(gòu)成的電路圖。
圖9是表示存儲單元的形狀的平面圖。
圖10是表示存儲單元的形狀的斷面圖。
圖11是關(guān)于讀出系統(tǒng)表示了更詳細的結(jié)構(gòu)的存儲器陣列及其外圍的電路圖。
圖12是表示了關(guān)于寫入系統(tǒng)的詳細陣列結(jié)構(gòu)的電路圖。
圖13是用于說明讀出時的動作的動作波形圖。
圖14是用于說明寫入時的動作的動作波形圖。
實施方式以下參照附圖對本發(fā)明的實施例作詳細說明。圖中同一符號表示同一或相當?shù)牟糠帧?br> 圖1是表示本發(fā)明實施例涉及的數(shù)據(jù)處理系統(tǒng)的方框圖。
參照圖1，數(shù)據(jù)處理系統(tǒng)1被配置于家庭等的網(wǎng)絡終端。數(shù)據(jù)處理系統(tǒng)1接收從耦合交換機2以12Gbps的轉(zhuǎn)送率轉(zhuǎn)送的信號。耦合交換機2將48Gbps的信號轉(zhuǎn)換為12Gbps，也向其它家庭等轉(zhuǎn)送信號。
數(shù)據(jù)處理系統(tǒng)1包含其耦合交換機14與多路分配器16被集成到1個芯片的耦合交換機4；從多路分配器16轉(zhuǎn)送其頻率被轉(zhuǎn)換為3GHz的數(shù)據(jù)的信號處理機6(處理器等)；在多路分配器16及信號處理機6之間進行其頻率被降至3GHz的數(shù)據(jù)的轉(zhuǎn)送的信號存儲機(存儲器等)；與信號存儲機8連接的外部存儲機10(HDD、DVD等)及信號輸出機12(顯示器、揚聲器等)。信號存儲機具體地說是比如在后文圖2中說明的半導體存儲裝置8。半導體存儲裝置8在與信號輸出機12之間進行24MHz的信號轉(zhuǎn)送。對包含這種數(shù)據(jù)轉(zhuǎn)送路徑并與網(wǎng)絡耦合的數(shù)據(jù)處理系統(tǒng)1作以說明。
存在一種從提供者等網(wǎng)絡的上游高速轉(zhuǎn)送數(shù)據(jù)的系統(tǒng)。該數(shù)據(jù)的轉(zhuǎn)送速度逐年高速化，目前轉(zhuǎn)送速度為從數(shù)Gbps至數(shù)十Gbps。據(jù)認為轉(zhuǎn)送速度在今后還可進一步趨于高速化。此外為高速轉(zhuǎn)送，該數(shù)據(jù)由1條信號線來轉(zhuǎn)送。由1條信號線高速轉(zhuǎn)送來的數(shù)據(jù)在耦合交換機2中被分配。這里假設被分配為4份。此時數(shù)據(jù)轉(zhuǎn)送速度降至四分之一。這里的耦合交換機2的分配目的地比如是以家庭終端等代表的局域客戶機等。
家庭內(nèi)的轉(zhuǎn)送數(shù)據(jù)通過耦合交換機14，其轉(zhuǎn)送速度降至處理器易于處理的頻帶。反之，通過使信號線多線化，可維持作為轉(zhuǎn)送路徑全體的轉(zhuǎn)送速度。圖1中，對于對家庭的12Gbps數(shù)據(jù)轉(zhuǎn)送，由家庭內(nèi)的耦合交換機14切換為基于4條信號線的多線轉(zhuǎn)送，各信號線的數(shù)據(jù)轉(zhuǎn)送速度被轉(zhuǎn)換為3Gbps。在該時點下，由于轉(zhuǎn)送頻率降至3GHz，因而處理器可對數(shù)據(jù)進行處理。
由耦合交換機14轉(zhuǎn)換為基于多線的轉(zhuǎn)送的數(shù)據(jù)通過多路分配器16被有選擇地分配到轉(zhuǎn)送到處理器等信號處理機6的信號線組、轉(zhuǎn)送到存儲器等信號存儲機的信號線組。此外信號處理機6與信號存儲機之間通過基于同等轉(zhuǎn)送速度的多線的轉(zhuǎn)送路被耦合。這樣在以高速來處理數(shù)據(jù)的信號存儲機中，還連接轉(zhuǎn)送速度低的HDD(hard disk drive)及DVD(digital versatile disc，digital video disc)等外部存儲機10及顯示器等信號輸出機12。
從耦合交換機14經(jīng)由多路分配器16向信號存儲機直接轉(zhuǎn)送數(shù)據(jù)的路徑被用于將提供者所發(fā)送的數(shù)據(jù)暫時予以存儲的場合等。此時信號處理機6可獨自實行處理。此外如果作為信號存儲機來采用雙端口規(guī)格的半導體存儲裝置8，則可從外部將數(shù)據(jù)存儲到信號存儲機，另一方面，可從半導體存儲裝置8讀出數(shù)據(jù)，將數(shù)據(jù)轉(zhuǎn)送到信號處理機6，由信號處理機6進行數(shù)據(jù)處理。
作為其它動作，也可以進行由信號處理機6來處理從外部提供的數(shù)據(jù)，同時將結(jié)束了處理的數(shù)據(jù)逐次轉(zhuǎn)送到半導體存儲裝置8，使處理后的數(shù)據(jù)被存儲的動作。此外由信號處理機6處理的數(shù)據(jù)也可向耦合交換機14輸出。該輸出的數(shù)據(jù)經(jīng)由網(wǎng)絡被傳送到上游的提供者側(cè)，或被轉(zhuǎn)送到其它局域客戶機。
這里還應注意的一點是，在由耦合交換機14使頻率降至3GHz的數(shù)據(jù)轉(zhuǎn)送中，在多線的各信號線中其相位控制被獨立進行。如果對多線的每一條通過同一控制來進行相位控制，則必須按照滿足全部多線之間的最劣條件的原則來決定相位。這意味著轉(zhuǎn)送數(shù)據(jù)與時鐘的相位裕度變小。通過在多線轉(zhuǎn)送的場合下各信號線各自獨立來進行相位控制，各數(shù)據(jù)可在具有最大裕度的狀態(tài)下被轉(zhuǎn)送。這樣可進行比以往更高速的數(shù)據(jù)轉(zhuǎn)送。
即，圖1所示的數(shù)據(jù)處理系統(tǒng)1的第1特征是，在包含用于數(shù)據(jù)轉(zhuǎn)送的多條信號線的數(shù)據(jù)轉(zhuǎn)送路徑中各信號線各自獨立來進行相位控制。第2特征是，從耦合交換機14對信號處理機6及信號存儲機(半導體存儲裝置8)有選擇地進行數(shù)據(jù)轉(zhuǎn)送。第3特征是，信號處理機6及信號存儲機(半導體存儲裝置8)、耦合交換機14被互相耦合。
由這些特征所獲得的第1效果是，轉(zhuǎn)送數(shù)據(jù)及時鐘的相位裕度增大，可進行高速轉(zhuǎn)送。第2效果是，由于可在信號存儲機中直接進行數(shù)據(jù)寫入，因而可實現(xiàn)信號處理機6的有效使用。第3效果是，信號處理及轉(zhuǎn)送中的效率可提高。
圖2是表示本發(fā)明采用的半導體存儲裝置8及與此連接的耦合交換機4、信號處理機6的概略構(gòu)成的附圖。
參照圖2，半導體存儲裝置8包含從時鐘發(fā)生器(PLLPhase LockedLoop)22接收基本時鐘信號BCLK的PLL60；接收從耦合交換機4轉(zhuǎn)送的數(shù)據(jù)的輸入緩沖器62；對由輸入緩沖器62提供的數(shù)據(jù)進行解碼的數(shù)據(jù)解碼部64；接收從信號處理機6轉(zhuǎn)送的數(shù)據(jù)的輸入緩沖器68；從輸入緩沖器68接收數(shù)據(jù)并進行解碼的數(shù)據(jù)解碼部70；存儲由數(shù)據(jù)解碼部64、70解碼的數(shù)據(jù)的宏存儲器66。
半導體存儲裝置8還包含接收從宏存儲器66讀出的數(shù)據(jù)的多路復用器/上行部72；接收多路復用器/上行部72的輸出的數(shù)據(jù)發(fā)生部74；用于由信號處理機6接收數(shù)據(jù)發(fā)生部74的輸出并輸出的輸出緩沖器76；接收多路復用器/上行部72的輸出的FIFO/下行部78；用于接收FIFO/下行部78的輸出并輸出到半導體存儲裝置8的外部的輸出緩沖器79。
輸入緩沖器62、68各自包含4系統(tǒng)輸入緩沖器。此外數(shù)據(jù)解碼部64、70各自包含4系統(tǒng)數(shù)據(jù)解碼部。宏存儲器66與4系統(tǒng)數(shù)據(jù)解碼部對應包含4個存儲器存儲體80～83。存儲器存儲體80包含其存儲單元被配置為矩陣狀的陣列88；進行用于從陣列88讀出的讀出控制的讀出控制部90；進行對陣列88的寫入控制的陣列控制部86。存儲器存儲體81～83也具有與存儲器存儲體80相同的結(jié)構(gòu)，不再重復說明。
耦合交換機4包含從時鐘發(fā)生器22接收基本時鐘BCLK的PLL24、為向信號處理機6輸出數(shù)據(jù)而包含的數(shù)據(jù)發(fā)生部26及輸出緩沖器28；分別包含用于接收從信號處理機6轉(zhuǎn)送的數(shù)據(jù)的4系統(tǒng)輸入緩沖器及4系統(tǒng)數(shù)據(jù)解碼部的輸入緩沖器32及數(shù)據(jù)解碼部30。
耦合交換機4還包含分別包含用于對半導體存儲裝置8輸出數(shù)據(jù)的4系統(tǒng)數(shù)據(jù)發(fā)生部及4系統(tǒng)輸出緩沖器的數(shù)據(jù)發(fā)生部34及輸出緩沖器36。
信號處理機6包含從時鐘發(fā)生器22接收基本時鐘信號BLCK的PLL38、接收從耦合交換機4轉(zhuǎn)送的數(shù)據(jù)的輸入緩沖器40、從輸入緩沖器40接收數(shù)據(jù)并解碼的數(shù)據(jù)解碼部42；用于發(fā)生對耦合交換機4轉(zhuǎn)送的數(shù)據(jù)的數(shù)據(jù)發(fā)生部46；用于接收數(shù)據(jù)發(fā)生部的輸出并通過外部總線輸出到耦合交換機的輸出緩沖器48；用于對半導體存儲裝置8輸出數(shù)據(jù)的數(shù)據(jù)發(fā)生部50及輸出緩沖器52；用于從半導體存儲裝置8接收數(shù)據(jù)的輸入緩沖器54及數(shù)據(jù)解碼部56。
在信號處理機6、半導體存儲裝置8、耦合交換機4各自中，在數(shù)據(jù)的輸出側(cè)配置數(shù)據(jù)發(fā)生部，在數(shù)據(jù)的輸入側(cè)配置數(shù)據(jù)解碼部。數(shù)據(jù)發(fā)生部對作為輸出數(shù)據(jù)被閂鎖的數(shù)據(jù)進行針對時鐘的相位調(diào)整并輸出。數(shù)據(jù)解碼部使所輸入的數(shù)據(jù)按照在內(nèi)部處理的原則與內(nèi)部時鐘同步來取入并閂鎖。
在耦合交換機4與存儲信號的半導體存儲裝置8之間，進行從耦合交換機4向半導體存儲裝置8的單向數(shù)據(jù)轉(zhuǎn)送。與此相對，在耦合交換機4與信號處理機6之間進行雙向數(shù)據(jù)轉(zhuǎn)送。同樣在信號處理機6與半導體存儲裝置8之間也進行雙向數(shù)據(jù)轉(zhuǎn)送。各數(shù)據(jù)發(fā)生部與各數(shù)據(jù)解碼部之間分別通過單線信號線來連接。在各數(shù)據(jù)發(fā)生部與各數(shù)據(jù)解碼部之間進行用于單獨同步的相位調(diào)整。
在圖2的系統(tǒng)中，由時鐘發(fā)生器22提供作為統(tǒng)一時鐘的基本時鐘BCLK。時鐘發(fā)生器22通過比如PLL之類的單元，根據(jù)低基準時鐘來發(fā)生其頻率低于3GHz時鐘的時鐘BCLK。所發(fā)生的基本時鐘BCLK被提供到3個芯片，在被提供的目的地由PLL再次進行相位調(diào)整，在內(nèi)部發(fā)生3GHz的時鐘信號。
從時鐘發(fā)生器22至各芯片的配線阻抗最好盡量匹配。然而由于在實際中不可能完全匹配，因而各芯片中的3GHz時鐘信號的相位各有少量偏差。此外在這里所示的1個路徑中所包含的4條信號線的相互之間，各信號線阻抗中也存在少量差異。因此在各信號線的傳送信號之間相互也產(chǎn)生相位差。
在本發(fā)明中，對被傳送到4線信號線的信號的相位差不進行調(diào)合。在數(shù)據(jù)發(fā)生部與數(shù)據(jù)解碼部的1對1的收發(fā)之間調(diào)整相位差。該調(diào)整按照數(shù)據(jù)解碼側(cè)的信號取入裕度達到最大的原則來進行。
即，在各芯片中由PLL發(fā)生的3GHz內(nèi)部時鐘是各芯片內(nèi)的通用時鐘。該時鐘信號主要被供給到芯片內(nèi)的數(shù)據(jù)發(fā)生部。數(shù)據(jù)發(fā)生部發(fā)生與該時鐘同步輸出的連續(xù)數(shù)據(jù)。
不過，對于從對方接收數(shù)據(jù)的數(shù)據(jù)解碼部，由PLL發(fā)生的內(nèi)部時鐘不按原樣使用。這是因為輸入到4個數(shù)據(jù)解碼部的數(shù)據(jù)相位由于信號線阻抗的微量差異而不同。由于時鐘信號的速度極高，因而該4條信號線中的數(shù)據(jù)相位差可能達到3GHz時鐘的1個周期以上。
圖3是表示了圖2中的數(shù)據(jù)解碼部64的構(gòu)成的電路圖。
此外由于圖2中的其它數(shù)據(jù)解碼部的結(jié)構(gòu)與數(shù)據(jù)解碼部64相同，因而不再重復說明。
參照圖3，數(shù)據(jù)解碼部64包含分別接收由4條信號線傳送的信號DATA0～DATA3的數(shù)據(jù)解碼部64.0～64.3。數(shù)據(jù)解碼部64.0根據(jù)由接收基本時鐘BCLK的PLL60發(fā)生的3GHz的內(nèi)部時鐘SCLK來進行數(shù)據(jù)閂鎖。數(shù)據(jù)解碼部64.0包含接收信號DATA0的緩沖器102；使內(nèi)部時鐘信號SCLK延遲并輸出延遲時鐘SCLK0的延遲電路104；與延遲時鐘SCLK0同步來取入緩沖器102的輸出的閂鎖電路106；根據(jù)試驗信號TEST來切換閂鎖電路106的輸出并輸出的切換電路108。在通常動作時切換電路108將閂鎖電路106的輸出向內(nèi)部電路輸出。另一方面，在試驗模式中切換電路108將閂鎖電路106的輸出作為信號LDATA0來輸出。
數(shù)據(jù)解碼部64.0還包含接收信號LDATA0并使其結(jié)果依次轉(zhuǎn)移的快進快出(FIFO)存儲器110；檢測蓄存于FIFO存儲器110的數(shù)據(jù)的變化點的點檢測部112；接收點檢測部112的輸出的編碼器/中間檢測部114；對編碼器/中間檢測部114的輸出進行非易失性保持的非易失性閂鎖器116。
非易失性閂鎖器116輸出延遲地址DLADR。延遲電路104根據(jù)與延遲地址DLADR對應的延遲量來使內(nèi)部時鐘SCLK延遲并輸出延遲時鐘DCLK0。
數(shù)據(jù)解碼部64.1包含接收信號DATA1的緩沖器120；使內(nèi)部時鐘信號SCLK延遲并輸出延遲時鐘DCLK1的延遲電路118。數(shù)據(jù)解碼部64.2包含接收信號DATA2的緩沖器124；使內(nèi)部時鐘SCLK延遲并輸出延遲時鐘DCLK2的延遲電路122。數(shù)據(jù)解碼部64.3包含接收信號DATA3的緩沖器128；使內(nèi)部時鐘信號SCLK延遲并輸出延遲時鐘信號DCLK3的延遲電路126。
由于數(shù)據(jù)解碼部64.1～64.3的其它部分結(jié)構(gòu)與數(shù)據(jù)解碼部64.0相同，因而不再重復說明。
接下來，對圖3中的數(shù)據(jù)解碼部的動作作以說明。首先，3GHz的基本時鐘BCLK中，按照易于由數(shù)據(jù)解碼部64.0取入輸入數(shù)據(jù)的原則其時鐘相位被調(diào)整。在輸入數(shù)據(jù)與時鐘信號同步輸出的場合下，從理論上講，如果與使時鐘信號的相位偏移了180°的內(nèi)部時鐘信號對應來進行數(shù)據(jù)取入，則針對輸入數(shù)據(jù)的最大裕度將增大。
然而如上所述，由于各信號線的阻抗的不同，所傳送的數(shù)據(jù)信號的相位將隨各信號線而異，因而從基本時鐘BCLK使相位偏移了180°的內(nèi)部時鐘不一定為最佳。因此基本時鐘BCLK在經(jīng)由PLL60而成為內(nèi)部時鐘SCLK后被分配到各數(shù)據(jù)解碼部64.0～64.3。這樣，所分配的時鐘中，相對各輸入數(shù)據(jù)的相位被調(diào)整，發(fā)生延遲時鐘。因此在4個數(shù)據(jù)解碼部中相位調(diào)整用的延遲電路104、118、122、126分別被配置。延遲電路104、118、122、126的延遲量可個別獨立設定。
在本發(fā)明的半導體存儲裝置中，在電源接通時的系統(tǒng)激活時，比如圖2的數(shù)據(jù)發(fā)生部34從數(shù)據(jù)發(fā)生部50受理相位調(diào)整用的空數(shù)據(jù)，同時按照數(shù)據(jù)取入裕度達到最大的原則，延遲電路104的延遲量被調(diào)整，進行相位調(diào)整。以下對該相位調(diào)整的動作作以說明。延遲電路104通過延遲地址DLADR的變化可使延遲量逐次少量變化。閂鎖器106取入由被延遲的該延遲時鐘發(fā)送來的空數(shù)據(jù)。由閂鎖器106取入的高位級及低位級的取入結(jié)果在試驗模式中被發(fā)送到FIFO存儲器110。
受理了空數(shù)據(jù)的數(shù)據(jù)解碼部64.0在使相位調(diào)整用的延遲電路104的延遲量逐漸增大的同時，重復利用延遲電路104所輸出的延遲時鐘將由閂鎖器106取入的空數(shù)據(jù)的接收結(jié)果依次轉(zhuǎn)送到FIFO。通過獲取作為被轉(zhuǎn)送到FIFO的取入結(jié)果，2個連續(xù)的取入結(jié)果的“異”(exclusive OR)，檢測出其高位級與低位級的轉(zhuǎn)換點，檢測出取入數(shù)據(jù)反轉(zhuǎn)的點。該檢測在點檢測部112中進行。
在點檢測部112檢測出取入數(shù)據(jù)的反轉(zhuǎn)兩次發(fā)生之點以后，編碼器/中間檢測部114檢測出第1點的延遲量與第2點的延遲量的中間點，并視為最大裕度點。將該點作為數(shù)據(jù)解碼部64.0中的數(shù)據(jù)取入相位來固定。與作為該最大裕度點被抽出的延遲設定量對應的延遲地址被存儲到非易失性閂鎖器116。
這樣，取入用的延遲時鐘DCLK0～DCLK3發(fā)生4種。即，各取入時鐘在存儲器內(nèi)部被提供到各存儲體。各存儲體處理各自獨立的1個數(shù)據(jù)，存儲器陣列訪問時的控制電路也在各存儲體獨立動作。由于獨立的控制電路隨存儲體而動作，因而根據(jù)信號線的阻抗，有時在存儲體之間動作的時鐘周期有異。不過，由于進行獨立的相位調(diào)整，因而對于向存儲器陣列的寫入不必擔心發(fā)生誤動作。
這樣，在本發(fā)明中，半導體存儲裝置中的多個存儲體具有獨立的控制電路，具有超越時鐘周期而獨立動作的結(jié)構(gòu)。這樣在各信號線的阻抗各異的場合下，可獨立進行取入時鐘的相位調(diào)整。其結(jié)果是，即使在時鐘頻率高于相位調(diào)整偏差的高頻動作的場合下，在各信號線的每一個中也可確保對數(shù)據(jù)轉(zhuǎn)送的取入裕度的最大狀態(tài)，高頻動作時的裕度擴大是可能的。
圖4是表示了利用圖3所示的數(shù)據(jù)解碼部來進行延遲調(diào)整的試驗波形的動作波形圖。
參照圖4，試驗開始后，輸入到延遲電路104的調(diào)整用延遲地址DLADR在時刻t1，t2，t3，...，t10分別依次變化為00000，00001，00010，...，01001。
延遲用地址DLADR變化后，延遲電路104對基本時鐘BCLK逐次少量增加延遲相位的大小。與時鐘BCLK同步交互成為“H”與“L”的空數(shù)據(jù)DATA0在相位調(diào)整試驗時被輸入到數(shù)據(jù)解碼部。
空數(shù)據(jù)由延遲了的時鐘DCLK被取入到閂鎖器106。由延遲了的時鐘DCLK取入的空數(shù)據(jù)中，在通常場合下與時鐘DCLK同步交互輸出“H”與“L”。由于所取入的相位隨周期逐次少量偏移，因而即使同一空數(shù)據(jù)是連續(xù)的，也將在某一時間帶被作為“H”數(shù)據(jù)來取入，而在另一時間帶被作為“L”數(shù)據(jù)來取入。其“H”與“L”本應被交互閂鎖的數(shù)據(jù)中，由于取入時鐘的逐次少量相位偏移，因而有時連續(xù)2次被閂鎖“H”，有時連續(xù)2次被閂鎖“L”。所謂“H”與“L”的連續(xù)點是閂鎖數(shù)據(jù)的切換點，意味著取入裕度達到最小。
通過抽出“H”的連續(xù)點與“L”的連續(xù)點(時刻t4，t9)，可抽出表示取入裕度的最劣點的相位。
最后，如果通過延遲地址的計算來求出該2點的最劣點的中間相位，則所求出的延遲地址便成為提供取入時鐘的最佳點的延遲地址。具體地說，通過對時刻t4的地址00011與時刻t9的地址01000相加，并使其向下位移動1位，可求出中點的地址00101?？蓪⒃撝悬c非易失性地存儲到非易失性閂鎖器116。
該試驗的特征在于，對所輸入的空數(shù)據(jù)串，使取入時鐘的相位逐漸變化，將作為取入結(jié)果的不連續(xù)點的中點相位作為調(diào)整后的取入時鐘的相位。即，通過將閂鎖數(shù)據(jù)的切換點作為其裕度最小的點，具有可檢測出2個切換點的中點是其裕度最大的點的效果。
圖5是用于說明半導體存儲裝置8中的各存儲體的附圖。
參照圖5，存儲器存儲體80包含其各自配置有256條位線，存儲單元MC被配置為矩陣狀的存儲器陣列208、308。存儲器陣列208、308分別包含配置了基準存儲單元的基準行210、310。
存儲器存儲體80還包含用于作為行系電路來進行詞線及數(shù)字線的控制的解碼信號閂鎖器202、302、218、318；詞線/數(shù)字線解碼器204、304、216、316；數(shù)字線驅(qū)動器閂鎖器206、306、214、314。
存儲器存儲體80還包含寫入線驅(qū)動器212、312；從8條信號線中選擇1條的選擇器220、320；寫入線驅(qū)動器閂鎖器222、322；寫入線驅(qū)動器解碼器224；包含32個傳感放大器的傳感放大器閂鎖器226；轉(zhuǎn)送閂鎖器228；數(shù)據(jù)緩沖器230；轉(zhuǎn)送緩沖器232。
讀出系統(tǒng)中，相對256條位線配置有32個傳感放大器。由傳感放大器放大了的數(shù)據(jù)被轉(zhuǎn)送到轉(zhuǎn)送閂鎖器228，由轉(zhuǎn)送緩沖器232輸出。實際中，在從圖5所示的存儲器陣列由轉(zhuǎn)送緩沖器輸出時，還進一步進行選擇，從1個存儲體輸出的讀出數(shù)據(jù)達到4個。
關(guān)于寫入系統(tǒng)，通過數(shù)據(jù)緩沖器230轉(zhuǎn)送的寫入數(shù)據(jù)由寫入驅(qū)動器解碼器224解碼，由寫入驅(qū)動器閂鎖器222、322保持，由此來控制寫入驅(qū)動器212、312。這里，在MRAM(Magnetic Random AccessMemory)的場合下，數(shù)據(jù)信號不像在DRAM(Dynamic Random AccessMemory)場合下按原樣被寫入存儲單元。在MRAM中，根據(jù)數(shù)據(jù)的極性來控制寫入驅(qū)動器，使流經(jīng)位線的電流方向變化，根據(jù)數(shù)據(jù)來使存儲單元的磁性體磁化。因此，根據(jù)數(shù)據(jù)來進行寫入驅(qū)動器212、312的通/斷控制。
圖5中，在2個存儲器陣列中分別配置有基準存儲單元。當一方的存儲器陣列被讀出訪問時，配置于另一方的存儲器陣列的基準存儲單元被選擇?；鶞蚀鎯卧拇鎯卧娏鞅蛔鳛榛鶞孰娏鬓D(zhuǎn)送到傳感放大器閂鎖器226。由傳感放大部將訪問存儲單元的電流量與基準存儲單元的電流量進行比較，進行訪問存儲單元的蓄存數(shù)據(jù)的解碼。
圖6是用于說明存儲體內(nèi)的讀出控制部90的附圖。
參照圖6，從圖2的耦合交換機4，通過被配置于耦合交換機4的輸出部分的多路分配器向數(shù)據(jù)解碼部64發(fā)送數(shù)據(jù)。從信號處理機6向數(shù)據(jù)解碼部70發(fā)送數(shù)據(jù)。這些數(shù)據(jù)通過其延遲量被調(diào)整了的時鐘由各信號線進行接收。作為數(shù)據(jù)，指令、地址、寫入數(shù)據(jù)由同一配線來傳送。路徑選擇部350根據(jù)路徑控制信號RCONT1，來進行以數(shù)據(jù)解碼部64、70的任意數(shù)據(jù)為對象的路徑選擇。通過指令閂鎖/解碼器352、地址閂鎖/解碼器354、數(shù)據(jù)閂鎖/解碼器358來解讀連續(xù)發(fā)送來的數(shù)據(jù)串的內(nèi)容。
關(guān)于地址，先頭地址由地址閂鎖/解碼器354閂鎖。接在先頭地址之后的串行地址基于先頭地址，由內(nèi)部地址發(fā)生電路356通過增益處理來發(fā)生地址。該地址被轉(zhuǎn)送到詞線地址閂鎖器362，由詞線解碼器/緩沖器364應用，用于陣列的讀出動作。此外由于在讀入時不輸入寫入數(shù)據(jù)，因而忽略數(shù)據(jù)閂鎖/解碼器358的輸出。
由指令閂鎖/解碼器352檢測出的指令在指令結(jié)束之前由指令閂鎖器360予以保持。所輸入的地址由地址閂鎖/解碼器354解碼后，被作為詞線地址來識別，由詞線地址閂鎖器362予以保持。所保持的地址在詞線解碼器/緩沖器364中被用于詞線解碼，基于解碼結(jié)果，其詞線被激活。此外同時輸入的地址的一部分作為用于連接位線與傳感放大器的選擇地址，被保持到選擇器地址閂鎖/選擇器控制部366，用于選擇器控制。
隨著詞線的激活，存儲單元被選擇，流經(jīng)存儲單元的電流被讀出到傳感放大電路371。該電流由傳感放大器閂鎖器372放大，由傳感放大器閂鎖器輸出電路374進行解碼，解碼后的數(shù)據(jù)被發(fā)送到轉(zhuǎn)送閂鎖器376。此后，在轉(zhuǎn)送緩沖器378中，通過多路復用器按每個存儲體選擇1個數(shù)據(jù)，并轉(zhuǎn)送到未圖示的數(shù)據(jù)發(fā)生部。
在詞線的激活中，將多個時鐘周期作為1個周期來進行。這樣，可實現(xiàn)穩(wěn)定的讀出動作。此外通過在讀出動作中將多個數(shù)據(jù)同時從存儲器陣列并行讀出，可防止數(shù)據(jù)通讀性的降低。這里，在向動作頻率更低的外圍設備輸出數(shù)據(jù)的場合下，讀出數(shù)據(jù)被串行轉(zhuǎn)送到圖2的FIFO/下行部78，從輸出緩沖器79向外圍設備輸出數(shù)據(jù)。
圖7是用于說明存儲體內(nèi)的寫入控制部86的附圖。
參照圖7，數(shù)據(jù)解碼部64接收來自耦合交換機的數(shù)據(jù)，數(shù)據(jù)解碼部70接收從信號處理機(CPU)發(fā)送來的數(shù)據(jù)。路徑選擇部450根據(jù)路徑選擇信號RCONT2，來進行以數(shù)據(jù)解碼部64、70任意一個的數(shù)據(jù)為對象的路徑選擇。連續(xù)發(fā)送來的數(shù)據(jù)的內(nèi)容通過指令閂鎖/解碼器452、地址閂鎖/解碼器454、數(shù)據(jù)閂鎖/解碼器458來解讀。關(guān)于地址，先頭地址由地址閂鎖/解碼器454閂鎖。接在先頭地址之后的串行地址基于先頭地址由內(nèi)部地址發(fā)生電路456進行增益處理來發(fā)生。所發(fā)生的地址被依次用于陣列的寫入動作。
由指令閂鎖/解碼器452檢測出的指令在指令結(jié)束之前由指令閂鎖器460予以保持。所輸入的地址由地址閂鎖/解碼器454解碼后，被作為數(shù)字線地址來識別，由數(shù)字線地址閂鎖器462予以保持。被保持在數(shù)字線地址閂鎖器462的地址由數(shù)字線解碼器464被用于數(shù)字線解碼。解碼結(jié)果被保持到數(shù)字線解碼閂鎖器465，根據(jù)數(shù)字線解碼閂鎖器465的輸出，數(shù)字線緩沖器469使數(shù)字線激活。
此外同時輸入的地址的一部分作為用于將寫入數(shù)據(jù)中的1個數(shù)據(jù)轉(zhuǎn)送到所希望的寫入驅(qū)動器的控制之下的選擇地址，被保持到選擇器地址閂鎖器466。所保持的選擇地址在選擇器控制部467中被用于選擇器控制。
所輸入的數(shù)據(jù)為控制位線驅(qū)動器的電流方向，被寫入驅(qū)動器解碼器閂鎖器470閂鎖。寫入驅(qū)動器解碼器閂鎖器470的輸出在寫入驅(qū)動器解碼器/選擇器472中被轉(zhuǎn)換為決定電流流向的控制信號。該控制信號由寫入驅(qū)動器閂鎖器474保持，對寫入驅(qū)動器476進行控制。
在寫入系統(tǒng)中，為實行對高于讀出系統(tǒng)的動作頻率下的存儲單元的連續(xù)寫入，由多個閂鎖器對信號路徑進行分離，以減小閂鎖器與閂鎖器之間的數(shù)據(jù)轉(zhuǎn)送延遲。具體地說，利用數(shù)字線的地址閂鎖器462、數(shù)字線解碼器閂鎖器465來進行數(shù)字線的驅(qū)動。
圖8是表示了本發(fā)明半導體存儲裝置的存儲單元構(gòu)成的電路圖。
參照圖8，存儲單元包含連接于位線BL的一端的溝道磁阻元件TMR；設置于溝道磁阻元件TMR的另一端與源線SL之間，其柵極與詞線WL連接的存取晶體管ATR。在溝道磁阻元件TMR附近與詞線WL平行地設置為在數(shù)據(jù)寫入時選擇存儲單元而被激活的數(shù)字線DL。
圖9是表示存儲單元的形狀的平面圖。
圖10是表示存儲單元的形狀的斷面圖。
參照圖9、圖10，在半導體基片490的主表面上形成n型雜質(zhì)區(qū)491、492，在n型雜質(zhì)區(qū)491、492之間的區(qū)域上部形成有詞線WL。n型雜質(zhì)區(qū)491、492成為源極/漏極，詞線WL成為柵極，由此形成存取晶體管ATR。
在n型雜質(zhì)區(qū)491的上部由第1層金屬配線層形成源線SL，該源線SL及n型雜質(zhì)區(qū)491通過在接觸孔內(nèi)形成的插頭493來連接。
在n型雜質(zhì)區(qū)492的上部由第1層金屬配線層形成導電層495，該導電層495及n型雜質(zhì)區(qū)492通過在接觸孔內(nèi)形成的插頭494來連接。
由第2層金屬配線層形成數(shù)字線DL及導電層497。導電層497由在接觸孔內(nèi)形成的插頭496來與導電層495連接。在數(shù)字線DL及導電層497的上部，形成作為對接觸孔的跨接的導電層SVIA，該導電層SVIA由在接觸孔內(nèi)形成的插頭498與導電層497連接。在導電層SVIA的上部，即與數(shù)字線DL最接近的部分形成溝道磁阻元件TMR，按照在與導電層SVIA之間裹夾溝道磁阻元件TMR的原則來形成成為對位線的跨接的導電層SBL。這樣，在導電層SBL之上，由第3金屬配線層來形成位線BL。
溝道磁阻元件TMR包含具有被固定的一定的磁化方向的強磁性體層；由絕緣體膜形成的溝道阻擋層；按與來自外部的施加磁場對應的方向磁化的強磁性體層(自由磁化層)，這一點未圖示。
圖11是對讀出系統(tǒng)表示了更詳細的結(jié)構(gòu)的存儲器陣列及其外圍的電路圖。
參照圖11，詞線解碼器204、詞線驅(qū)動器526、528及數(shù)字線驅(qū)動器522、524被配置于存儲器陣列208的一側(cè)。詞線解碼器216及數(shù)字線驅(qū)動器512、514及詞線驅(qū)動器516、518被配置于存儲器陣列208的相反側(cè)。
詞線WL1～WL4及數(shù)字線DL1～DL4由詞線解碼器216、204交互地控制。通過讀出標記READ的激活，地址被閂鎖于閂鎖器202、218。被閂鎖的地址為選擇詞線而被傳送到詞線解碼器204、216。
對基準存儲單元，在各存儲體中具有2個的存儲器陣列的被選擇的存儲器陣列的相反側(cè)上的存儲器陣列中，信號RefR被激活。這樣，基準詞線用的詞線驅(qū)動器528被激活。在該時點下，同與詞線交叉的256條位線BL1～BL256連接的256個存儲單元均被選擇。
位線BL1與存儲單元MC1～MC4連接，位線BL2與存儲單元MC5～MC8連接。在位線BL1、BL2的兩側(cè)，配置有寫入驅(qū)動器212a與寫入驅(qū)動器212b。寫入驅(qū)動器212a包含寫入驅(qū)動器502、504。寫入驅(qū)動器212b包含寫入驅(qū)動器506、508。各寫入驅(qū)動器在讀出時其電源處于斷開狀態(tài)。在寫入時電源被激活。寫入驅(qū)動器502、504的輸出分別與位線BL1、BL2連接。寫入驅(qū)動器502、504中，在寫入數(shù)據(jù)“1”的場合下，電流從電源流向位線。另一方面，在將數(shù)據(jù)“0”寫入存儲單元的場合下，在寫入驅(qū)動器502、504中，電流從位線流向接地電位。
反之，寫入驅(qū)動器506、508中，在將“0”寫入存儲單元的場合下，電流從電源流向位線。另一方面，在將數(shù)據(jù)“1”寫入存儲單元的場合下，在寫入驅(qū)動器506、508中，電流從位線流向接地電位。
因此在將“0”寫入存儲單元的場合下，在位線BL1中，電流從寫入驅(qū)動器506流向?qū)懭腧?qū)動器502，在寫入“1”的場合下，電流從寫入驅(qū)動器502流向?qū)懭腧?qū)動器506。
位線BL1～BL256與傳感放大器閂鎖器226之間由選擇器220進行選擇連接。由于單個傳感放大器在傳感放大器閂鎖器226中配置32個，因而選擇器220的選擇成為1/8。在選擇器的控制中，采用由閂鎖器500保持的讀出標記READ及輸入地址的一部分。與傳感放大器非接觸的位線在詞線被激活的場合下通過存儲單元與源線SL的電位耦合。此時存儲單元MC1～MC8中其詞線被激活了的單元作為電阻性元件起作用。此時保持于存儲單元的數(shù)據(jù)不被破壞。
由32個傳感放大器放大了的數(shù)據(jù)被保持到傳感放大器閂鎖器226。從傳感放大器閂鎖器226向轉(zhuǎn)送閂鎖器228按1對1來轉(zhuǎn)送。即，轉(zhuǎn)送閂鎖器228包含32個單獨的閂鎖器。這是因為通過向轉(zhuǎn)送閂鎖器228轉(zhuǎn)送數(shù)據(jù)來使傳感放大器閂鎖器226達到自由，然后準備進行來自讀出的新存儲單元的數(shù)據(jù)的放大。來自該新存儲單元的數(shù)據(jù)讀出發(fā)生于比如通過控制選擇器220來使與同一詞線的非選擇位連接的存儲單元處于選擇狀態(tài)的場合，以及使不同的詞線激活來重新訪問存儲單元的場合。轉(zhuǎn)送閂鎖器228的數(shù)據(jù)由轉(zhuǎn)送緩沖器232輸出，但在這里進一步進行1/8選擇，實際輸出的數(shù)據(jù)成為4位。
如上所述，本發(fā)明的讀出時的特征在于，通過選擇信號來將陣列中的位線總數(shù)的1/N有選擇地連接到傳感放大器，進行多個并行讀出。這樣具有在訪問時間較長的讀出周期中，通過進行多個并行讀出，可維持數(shù)據(jù)的通過量的效果。
圖12是表示了有關(guān)寫入系統(tǒng)的詳細陣列結(jié)構(gòu)的電路圖。
參照圖12，數(shù)字線解碼器204、詞線驅(qū)動器526、528及數(shù)字線解碼器閂鎖器521、數(shù)字線驅(qū)動器522、524被配置到陣列的一側(cè)。數(shù)字線解碼器216、數(shù)字線解碼器閂鎖器511、513、數(shù)字線驅(qū)動器512、514及詞線驅(qū)動器516、518被配置到存儲器陣列208的相反側(cè)。數(shù)字線解碼器204、216交互地進行數(shù)字線DL1～DL3的控制與詞線WL1～WL3的控制。
通過寫入標記WRITE的激活，地址由閂鎖器202、218閂鎖，閂鎖了的地址被傳送到用于選擇數(shù)字線的數(shù)字線解碼器204、216。由數(shù)字線解碼器解碼后的地址再次由數(shù)字線驅(qū)動器前段的數(shù)字線解碼器閂鎖器511、513、521來保持。
在寫入時輸入的數(shù)據(jù)對獨立動作的存儲體在1個周期被逐位從數(shù)據(jù)緩沖器230轉(zhuǎn)送到寫入驅(qū)動器解碼器閂鎖器224a。當寫入數(shù)據(jù)被轉(zhuǎn)送到寫入驅(qū)動器解碼器224b時，根據(jù)寫入標記WRITE的激活，通過在閂鎖器501中被閂鎖的輸入地址的一部分，陣列中被激活的位線組的位置被選擇。
這里，所記述的位線組涉及以8條位線為1個組群，按每個組群進行組選擇。由選擇器220只選擇1條作為位線組被選擇的8條位線中最終激活的位線，將數(shù)據(jù)轉(zhuǎn)送到緊靠位線之前的寫入驅(qū)動器閂鎖器222。
被激活了的寫入驅(qū)動器閂鎖器222對寫入驅(qū)動器212a，212b進行控制，使位線電流流動。由于寫入驅(qū)動器212a，212b被配置于位線兩端，因而寫入驅(qū)動器閂鎖器222的信息傳送到兩端的驅(qū)動器。
具體地說，寫入驅(qū)動器閂鎖器222.1的輸出被提供到寫入驅(qū)動器502及寫入驅(qū)動器506。同樣寫入驅(qū)動器閂鎖器222.2的輸出被提供到寫入驅(qū)動器504及寫入驅(qū)動器508。
接下來，簡單記述對于存儲單元可使其寫入周期短于讀出周期的理由。
在讀出周期，決定了地址后首先進行詞線的激活。該詞線激活時間需要一定的期間。然后存儲單元的數(shù)據(jù)被轉(zhuǎn)送到位線。存儲單元的單元電流較小，單元電流為微安級。因此在經(jīng)由位線來驅(qū)動傳感放大器之前需要一定的時間。
雖然存儲單元的電流達到傳感放大器的電流后，傳感動作便開始，但由于單元電流較小，因而傳感放大器中的傳感時間需要一定長度。由傳感放大器放大后的數(shù)據(jù)被閂鎖，并輸出被閂鎖的數(shù)據(jù)，但總的必要時間大于寫入時間。
與此相對，在寫入動作中，在讀取地址組合，激活詞線后，只需在保持詞線的激活狀態(tài)的情況下，根據(jù)所輸入的數(shù)據(jù)，使電流依次流動到對象存儲單元的位線即可。這樣由于針對存儲單元的寫入結(jié)束，因而在詞線被激活后可在最小的周期內(nèi)連續(xù)進行寫入。因此寫入動作比讀出動作更能實現(xiàn)高速化。
在本發(fā)明中，讀出控制部根據(jù)地址信號來選擇第1規(guī)定數(shù)的列，從第1規(guī)定數(shù)的列統(tǒng)一讀出輸出數(shù)據(jù)。與此相對，寫入控制部根據(jù)地址信號，在短于讀出控制部的列選擇周期的周期內(nèi)選擇少于第1規(guī)定數(shù)的第2規(guī)定數(shù)的列，將輸入數(shù)據(jù)寫入第2規(guī)定數(shù)的列。
最好，讀出控制部從多個位線中按第3規(guī)定數(shù)的位線的每一個來統(tǒng)一選擇第1規(guī)定數(shù)。與此相對，寫入控制部從多個位線中按多于第3規(guī)定數(shù)的第4規(guī)定數(shù)的位線的每一個來統(tǒng)一選擇第2規(guī)定數(shù)。
本發(fā)明的寫入系統(tǒng)電路的特征在于，在地址及數(shù)據(jù)的傳送路徑中插入多于讀出的閂鎖器，進行多級流水線處理。具有由多級流水線處理可進行高頻動作的效果。
圖13是用于說明讀出時的動作的動作波形圖。
參照圖6、圖11、圖13，對基本時鐘BCLK，與傳送輸入數(shù)據(jù)的信號線的阻抗對應來調(diào)整了相位的延遲時鐘DCLK0～DCLK3被發(fā)生。與延遲時鐘DCLK0～DCLK3對應來取入信號DATA0～DATA3。
信號DATA0～DATA3比如被稱為通道信號。通道信號處理在1條傳送線上承載的數(shù)據(jù)。該通道信號中，使寫入數(shù)據(jù)、地址、指令等這些存儲器動作所必需的信息均被串行傳送。因此在用于本申請發(fā)明的半導體存儲裝置中，不存在表示串行輸入的輸入數(shù)據(jù)有效的某種觸發(fā)電路(比如同步DRAM中的芯片啟動信號CE)。
取代上述內(nèi)容，讀取稱為前置碼的通道信號的H級位及L級位的一定組合，作為觸發(fā)信號。為簡化附圖，在圖13中只將用于前置碼的期間設為2個時鐘，但實際中采用稍多的時鐘周期來輸入前置碼。
通過在信號DATA0～DATA3的每一個中，輸入使H級位與L級位的重復波形重復2個時鐘的前置碼，數(shù)據(jù)轉(zhuǎn)送的開始由接收側(cè)的裝置檢測出(時刻t1～t3)。
在前置碼之后，指令與地址被連續(xù)輸入。作為指令來連續(xù)輸入3位數(shù)據(jù)。
如果能在接收側(cè)由前置碼在內(nèi)部發(fā)生觸發(fā)信號，則接下來讀取指令。在時刻t3～t6，3個時鐘周期的通道信號的H與L組合由輸入指令閂鎖器352來閂鎖。閂鎖后的數(shù)據(jù)被解讀，判定所輸入的指令是讀入指令。解讀后的指令被保持到指令閂鎖器360。該保持結(jié)果成為READ標記(t3～t6)。
在指令之后發(fā)送地址。該地址被發(fā)送到解碼電路。由于地址數(shù)已決定，因而通過依次輸入地址來進行連續(xù)的讀出動作。圖13中，對1個周期的詞線激活只表示出了4位，但實際中輸入與地址對應的必要位數(shù)的數(shù)據(jù)。所輸入的地址被依次取入到輸入地址閂鎖器354，其一部分為作為詞線地址使用而被保持到詞線地址閂鎖器。根據(jù)被保持于詞線地址閂鎖器的地址，詞線被激活。
與此同時用于進行位線選擇的選擇信號也被激活，從存儲單元讀出的數(shù)據(jù)被傳送到位線。在傳感放大器對該數(shù)據(jù)放大前需要3個時鐘。由傳感放大器閂鎖器放大并保持的讀出數(shù)據(jù)在其下一周期內(nèi)被轉(zhuǎn)送保持到轉(zhuǎn)送閂鎖器。在3個時鐘的周期內(nèi)，詞線一度處于非激活狀態(tài)，并被復位(時刻t10～t14)。
接下來在第4個時鐘，數(shù)據(jù)被轉(zhuǎn)送到轉(zhuǎn)送閂鎖器之后，再次進行詞線的激活，對下一個地址進行位線選擇。此時對于用于選擇不同位線及將位線連接到傳感放大器的地址，采用通過基于先頭地址的增益處理，由內(nèi)部地址發(fā)生電路356發(fā)生的地址。在時刻t17，可通過詞線的非激活來結(jié)束讀入指令。
來自轉(zhuǎn)送閂鎖器的輸出數(shù)據(jù)可在時刻t14～t18的輸出期間的任意點下由外部宏程序來獲取?？砂锤咚俚臄?shù)據(jù)率來轉(zhuǎn)換數(shù)據(jù)并進行發(fā)送。
如上所述，關(guān)于讀出，詞線的激活周期成為4個時鐘周期。因此在存儲單元陣列中由內(nèi)部動作進行4個周期單位的流水線處理。這將成為一個大于寫入周期的周期時間。
圖14是用于說明寫入時的動作的動作波形圖。
參照圖7、圖12、圖14，對基本時鐘BCLK，進行了與傳送輸入數(shù)據(jù)的信號線的阻抗對應的相位調(diào)整的延遲時鐘DCLK0～DCLK3被發(fā)生。根據(jù)延遲時鐘DCLK0～DCLK3，分別取入所輸入的信號DATA0～DATA3。
首先，通過設置一定的前置碼期間(時刻t1～t3)來檢測數(shù)據(jù)轉(zhuǎn)送的開始。表示前置碼期間的波形是重復H位級/L位級的2個時鐘連續(xù)波形。
在數(shù)據(jù)轉(zhuǎn)送開始的前置碼期間之后，連續(xù)輸入指令及地址。對于指令，在時刻t2～t6連續(xù)輸入3位數(shù)據(jù)。該3個數(shù)位由輸入指令閂鎖/解碼器452閂鎖并解讀。其解讀結(jié)果被識別為寫入指令，并保持到寫入指令閂鎖器460。這將成為一個寫入標記WRITE(時刻t3～t6)。
接下來連續(xù)輸入地址信號。這里，雖然圖14中只表示出了4位，但實際上輸入必要的位數(shù)。該地址由輸入地址閂鎖器454依次取入，其一部分作為數(shù)字線地址來使用。該數(shù)字線地址被保持到數(shù)字線地址閂鎖器462。
根據(jù)數(shù)字線地址閂鎖器462所保持的地址，數(shù)字線被激活。激活后的數(shù)字線在一系列的數(shù)據(jù)程序結(jié)束之前被保持。在數(shù)字線激活的同時，進行位線選擇的選擇信號也被激活。寫入數(shù)據(jù)在被連續(xù)輸入的同時，與選擇信號一同為用于寫入驅(qū)動器的激活而被保持到寫入驅(qū)動器閂鎖器222?；趯懭腧?qū)動器閂鎖器222的保持結(jié)果，來決定與存儲單元連接的位線電流的方向。作為選擇地址，采用在基于所輸入的先頭地址的增益處理中由內(nèi)部地址發(fā)生電路456發(fā)生的地址。
如圖14所示，在寫入動作中，通過通道信號，依次從解碼部發(fā)送數(shù)據(jù)。因此，難以將多位數(shù)據(jù)綜合并行寫入存儲器陣列。與此相對，在圖13所示的讀出動作中，從存儲器陣列并行地統(tǒng)一讀出數(shù)據(jù)。通過比如由32個傳感放大器同時讀出32個數(shù)據(jù)，即使其后按每4個數(shù)位來輸出所讀出的數(shù)據(jù)，在8個周期中也無需進行從下一存儲器陣列讀出的動作。即，作為存儲單元陣列的動作，可以在實際數(shù)據(jù)輸出頻率的八分之一的低頻下動作。
與此相對，在寫入動作中，每個循環(huán)數(shù)據(jù)被逐位從外部轉(zhuǎn)送到半導體存儲裝置。因此在用于本申請發(fā)明的半導體存儲裝置中，通過將多個流水線的閂鎖器設置到寫入訪問路徑中，即使在高頻下也可進行寫入動作。即在讀出時，存儲器陣列在低頻周期(實際的8個時鐘周期)下動作，在寫入時，按每個時鐘寫入數(shù)據(jù)。
如上所述，在本發(fā)明下，在多個時鐘期間連續(xù)維持數(shù)字線的激活狀態(tài)。在該期間，可通過只使位線驅(qū)動器激活的切換來對數(shù)據(jù)依次進行編程，可實現(xiàn)動作的高速化。尤其對MRAM之類的高速進行數(shù)據(jù)寫入的存儲單元有效。
雖然上述表示了對本發(fā)明的詳細說明，但這僅用于例示，不是一種限定，發(fā)明的精神及范圍只由權(quán)利要求附件來限定，對此應有明確認識。
權(quán)利要求
1.一種數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其具備在與外部裝置之間進行信號發(fā)送及接收的耦合交換機；與上述耦合交換機連接的信號處理機；信號存儲機，其與上述信號處理機及上述耦合交換機雙方連接，存儲用于在上述信號處理機使用的信號；第1傳送線路，其包含連接上述耦合交換機及上述信號存儲機的多條信號線，其中，上述信號存儲機包含接收部，其關(guān)于上述多條信號線的每一條單獨地對從上述耦合交換機發(fā)送來的發(fā)送信號進行接收相位的調(diào)整。
2.權(quán)利要求1中記載的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其中，上述數(shù)據(jù)轉(zhuǎn)送系統(tǒng)作為動作模式具有通常模式與試驗模式，上述接收部包含按上述信號線的每一個設置的多個接收單元，上述多個接收單元的每一個在上述試驗模式使時鐘信號的延遲量變化，發(fā)生內(nèi)部時鐘信號，根據(jù)上述內(nèi)部時鐘信號來進行上述發(fā)送信號的取入，檢測出取入余量大的時鐘延遲量。
3.權(quán)利要求2中記載的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其中，上述接收單元的每一個包含延遲電路，其在上述試驗模式使上述延遲量逐漸變化；閂鎖電路，其將上述發(fā)送信號的取入與上述內(nèi)部時鐘信號對應來保持；結(jié)果保持電路，其在上述試驗模式，保持上述延遲量逐漸變化場合下的上述閂鎖電路的多次取入結(jié)果的歷史；檢測電路，其參照上述結(jié)果保持電路的內(nèi)容，抽出上述取入結(jié)果切換的多個切換點，將與多個上述切換點的中點對應的上述延遲量作為上述延遲電路的固定延遲量。
4.權(quán)利要求1中記載的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其中，上述信號存儲機包含多個存儲塊，其從上述多條信號線分別單獨接受信號。
5.權(quán)利要求4中記載的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其中，上述多個存儲塊相互獨立進行動作，上述多個存儲塊的每一個包含存儲單元陣列；針對上述存儲單元陣列的寫入控制電路及讀出控制電路，上述寫入控制電路與其它存儲塊中包含的上述寫入控制電路相互獨立進行動作，上述讀出控制電路與其它存儲塊中包含的上述讀出控制電路相互獨立進行動作。
6.權(quán)利要求1中記載的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其中，上述耦合交換機包含選擇轉(zhuǎn)送部，其對上述信號處理機、上述信號存儲機的任意一方有選擇地進行數(shù)據(jù)轉(zhuǎn)送。
7.權(quán)利要求1中記載的數(shù)據(jù)轉(zhuǎn)送系統(tǒng)，其中，上述多個信號線的每一個傳送指令、地址及數(shù)據(jù)中多個屬性相異的信號。
全文摘要
數(shù)據(jù)處理系統(tǒng)1的第1特征是在包含用于數(shù)據(jù)轉(zhuǎn)送的數(shù)條信號線的數(shù)據(jù)轉(zhuǎn)送路徑中，各信號線各自獨立來進行相位控制。第2特征是從耦合交換機14對信號處理機及信號存儲機有選擇地進行數(shù)據(jù)轉(zhuǎn)送。第3特征是信號處理機、信號存儲機、耦合交換機14相互耦合。根據(jù)這些特征，轉(zhuǎn)送數(shù)據(jù)及時鐘的相位裕度增大，可進行高速轉(zhuǎn)送。此外由于可以對信號存儲機直接進行數(shù)據(jù)寫入，因而信號處理機6可得到有效使用。此外可提高信號處理與轉(zhuǎn)送中的效率。
文檔編號H04L7/00GK1510577SQ0315468
公開日2004年7月7日 申請日期2003年8月25日 優(yōu)先權(quán)日2002年12月24日
發(fā)明者大石司 申請人:株式會社瑞薩科技