專利名稱：用于對數(shù)據(jù)比特并行編碼的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的背景發(fā)明領(lǐng)域本發(fā)明涉及數(shù)據(jù)通信，尤其涉及對數(shù)據(jù)比特進行并行編碼(例如使用多端口存儲器)以大大減少與編碼相關(guān)的延時。
相關(guān)技術(shù)描述在一般的數(shù)字通信系統(tǒng)中，數(shù)據(jù)在發(fā)射機單元處經(jīng)處理、調(diào)制和調(diào)整以生成已調(diào)信號，然后發(fā)送到一個或多個接收機單元。數(shù)據(jù)處理可以包括例如將數(shù)據(jù)格式化成特定幀格式、用特定的編碼方案對格式化的數(shù)據(jù)進行編碼以提供在接收機單元處的誤差檢測和/或糾正，信道化(即覆蓋)編碼的數(shù)據(jù)，并將信道化的數(shù)據(jù)在系統(tǒng)帶寬上擴展。數(shù)據(jù)處理器一般由實現(xiàn)的系統(tǒng)或標準定義。
在接收機單元，發(fā)送的信號經(jīng)接收、調(diào)整、解調(diào)并經(jīng)數(shù)字化處理以恢復(fù)發(fā)送的數(shù)據(jù)。在接收機單元處的處理與在發(fā)射機單元處實現(xiàn)的處理互補，且可以包括例如對接收到的采樣進行解擴展、解覆蓋經(jīng)解擴展的采樣并對解覆蓋的符號解碼以恢復(fù)發(fā)送的數(shù)據(jù)。
能糾正傳輸差錯的能力提高了數(shù)據(jù)傳輸?shù)目煽啃?。許多數(shù)字通信系統(tǒng)使用卷積碼或Turbo碼以提供在接收機單元處的差錯糾正能力。卷積碼對串行數(shù)據(jù)進行處理，每次一個或幾個比特。有多種有用的卷積碼以及多種算法對接收到的經(jīng)編碼信息序列進行解碼以恢復(fù)原始數(shù)據(jù)。Turbo編碼尤其是一種并行串接的卷積編碼方案。一個串接碼是二個或多個碼的級聯(lián)組合，并用于提供附加的糾錯能力。對于串接編碼，編碼級間的編碼比特可以經(jīng)交織以提供時域分集，這可以進一步改善性能。編碼比特的整個分組或幀在實現(xiàn)重新排序前被存儲。經(jīng)重新排序的編碼比特然后串行地被檢索并由下一編碼級被編碼。
一般，對輸入比特流串行實現(xiàn)卷積和Turbo編碼。對于每個時鐘周期，向編碼器提供一個數(shù)據(jù)比特，取決于編碼器的編碼速率生成一個或多個編碼比特。一些編碼比特然后可能經(jīng)截短(即刪除)以獲得其他編碼速率的編碼比特。
數(shù)字多址通信系統(tǒng)一般以分組或幀發(fā)送數(shù)據(jù)，以能在活動用戶間有效共享系統(tǒng)資源。對于不能忍受長延時的服務(wù)(例如語音、視頻)，分組被選擇為短持續(xù)時間(例如10毫秒)，編碼相應(yīng)地經(jīng)選擇以使得具有較短的處理延時。然而，對于改善的編碼效率，希望處理并對更大的分組進行編碼，這導(dǎo)致常規(guī)的對數(shù)據(jù)進行串行處理的技術(shù)的較長延時。長處理延時會負面影響通信系統(tǒng)的性能。例如，可以基于通信鏈路的條件為特定數(shù)據(jù)傳輸選擇特定用戶或數(shù)據(jù)速率。如果處理延時過度長，則鏈路條件可能在數(shù)據(jù)傳輸時間改變，性能可能受損或受到負面影響。
可見，非常需要一種能以更短的處理延時對數(shù)據(jù)進行有效編碼的技術(shù)。
本發(fā)明概述根據(jù)一方面，一種為無線通信系統(tǒng)內(nèi)的交織器生成地址的方法包括遞增計數(shù)器到一計數(shù)值，該計數(shù)器值用于生成一交織器地址，如果計數(shù)器值對應(yīng)一不合法的交織器地址，調(diào)整計數(shù)器值到下一有效地址，并基于調(diào)整中的計數(shù)器值上生成地址。
在另一方面，一無線通信系統(tǒng)內(nèi)交織器的地址發(fā)生裝置包括計數(shù)器，以及多個地址發(fā)生器，每個耦合到計數(shù)器，多個地址發(fā)生器的每個包括耦合到計數(shù)器的存儲器存儲設(shè)備，存儲帶有對應(yīng)計數(shù)器偏移值的多個計數(shù)器值，以及耦合到存儲器存儲設(shè)備的第二計數(shù)器，用于將計數(shù)器偏移值加入先前生成的地址。
在另一方面，一數(shù)據(jù)編碼器，其特征在于還包括多個存儲器，用于存儲順序的輸入信息比特，多個交織器，用于對輸入信息比特擾碼，第一編碼器，耦合到第一存儲器，第一編碼器用于對順序的輸入信息比特進行編碼，以及第二編碼器，耦合到多個存儲器，第二編碼器用于對交織的輸入信息比特。
在另一方面，對數(shù)據(jù)編碼的方法包括接收多個輸入比特，以及在單個系統(tǒng)時鐘周期內(nèi)基于多個輸入比特計算第一狀態(tài)值集合；基于多個輸入比特和第一狀態(tài)值集合計算第二狀態(tài)值集合；基于多個輸入比特以及第一和第二狀態(tài)值集合計算第三狀態(tài)值集合；以及基于第一、第二和第三狀態(tài)值集合生成編碼后的輸出集合。
本發(fā)明的其他方面和實施例如下描述。
附圖的簡要描述通過下面提出的結(jié)合附圖的詳細描述，本發(fā)明的特征、性質(zhì)和優(yōu)點將變得更加明顯，附圖中相同的符號具有相同的標識，其中

圖1是通信系統(tǒng)的框圖；圖2是根據(jù)一實施例的串行串接編碼器；圖3是串接編碼器圖，它可以根據(jù)一實施例實現(xiàn)特定的多項式發(fā)生器矩陣集合；圖4是根據(jù)一實施例對多個數(shù)據(jù)比特并行編碼的卷積編碼器框圖；圖5A和5B是卷積編碼器的示意圖，該編碼器能根據(jù)各個實施例實現(xiàn)特定多項式發(fā)生器矩陣并用于對八個數(shù)據(jù)比特并行編碼；圖6是卷積編碼器一實施例示意圖，該編碼器實現(xiàn)另一特定多項式發(fā)生器矩陣并并行地對四個編碼比特進行編碼；圖7A是交織器圖；圖7B和7C是根據(jù)各個實施例相應(yīng)的有和沒有截短的外卷積編碼器和交織器間接口的圖示；圖8是根據(jù)一實施例的編碼器框圖；圖9是根據(jù)一實施例用于實現(xiàn)對多個數(shù)據(jù)比特并行地串接編碼的方法的流程圖；圖10是無線通信系統(tǒng)；圖11是根據(jù)一實施例的并行串接編碼器；圖12是根據(jù)一實施例的并行串接編碼器的功能圖；圖13是根據(jù)一實施例的turbo編碼器功能圖；圖14是根據(jù)一實施例turbo編碼器內(nèi)交織器的地址發(fā)生電路功能圖；圖15是根據(jù)一實施例并行串聯(lián)turbo編碼器的交織器的地址發(fā)生電路功能圖16是根據(jù)一實施例的turbo編碼器功能圖；圖17是turbo編碼器交織器的地址發(fā)生器功能圖。
各個實施例的詳細描述對多個比特并行編碼圖1是可以實現(xiàn)本發(fā)明的各個方面的通信系統(tǒng)100的實施例簡化框圖。在發(fā)射機單元100，一般以分組或幀的形式從數(shù)據(jù)源112發(fā)送話務(wù)數(shù)據(jù)到編碼器114，編碼器使用特定的編碼方案對數(shù)據(jù)進行格式化和編碼。編碼器114一般還對編碼比特進行交織(重排序)。調(diào)制器(MOD)116然后接收、信道化(即覆蓋)并擴展編碼后的數(shù)據(jù)以生成碼元，然后碼元被轉(zhuǎn)換成一個或多個模擬信號。模擬信號由發(fā)射機(TMTR)118濾波、(正交)調(diào)制、放大并上變頻以生成已調(diào)信號，該信號然后通過天線120發(fā)送到一個或多個接收單元。
在接收機單元130處，發(fā)送的信號由天線132接收并提供給接收機(RCVR)134。在接收機134內(nèi)，接收到的信號經(jīng)放大、濾波、下變頻、正交調(diào)制并數(shù)字化以提供采樣。采樣由解調(diào)器(DEMOD)136經(jīng)解擴展、解覆蓋并解調(diào)以生成已解調(diào)碼元。解碼器138然后對已解調(diào)碼元進行解碼，并(可能)對解碼后的數(shù)據(jù)進行重新排序以恢復(fù)發(fā)送的數(shù)據(jù)。解調(diào)器136和解碼器138實現(xiàn)的處理與在發(fā)射機單元110處實現(xiàn)的處理互補?；謴?fù)的數(shù)據(jù)然后提供給數(shù)據(jù)宿140。
上述信號處理支持一個方向上的語音、視頻、分組數(shù)據(jù)、消息和其他類型的通信。雙向通信系統(tǒng)支持雙向數(shù)據(jù)傳輸。然而其他方向的信道處理在圖1中為了簡潔未示出。
通信系統(tǒng)100可以是碼分多址(CDMA)系統(tǒng)、時分多址(TDMA)通信系統(tǒng)(例如GSM系統(tǒng))、頻分多址(FDMA)通信系統(tǒng)或其他在陸地鏈路上的用戶間語音和數(shù)據(jù)通信的多址通信系統(tǒng)。
在多址通信系統(tǒng)內(nèi)使用CDMA技術(shù)在美國專利號4901307和5103495內(nèi)有揭示，前者題為“SPREAD SPECTRUM MULTIPLE ACCCESS COMMUNICATION SYSTEMUSING SATELLITE OR TERRESTRIAL REPEATERS”，后者題為“SYSTEM AND METHODFOR GENERATING WAVEFORMS IN A CDMA CELLULAR TELEPHONE SYSTEM”。另一特定的CDMA系統(tǒng)在美國專利申請序列號08/963386內(nèi)揭示，題為“METHOD ANDAPPARATUS FOR HIGH RATE PACKET DATA TRANSMISSION”，提交于1997年11月3日(此后被稱為HDR系統(tǒng))。這些專利和專利申請被轉(zhuǎn)讓給本發(fā)明的受讓人，在此引入作為參考。
CDMA系統(tǒng)一般設(shè)計成符合一個或多個標準，諸如“TIA/EIA-95-B MobileStation-Base Station Compatibility Standard for Dual-Mode WidebandSpread Spectrum Cellular System”(此后被稱為IS-95標準)，由“3rdGeneration Partnership Project”(3GPP)提供的標準，體現(xiàn)在一組文檔內(nèi)包括Nos.3G TS 25.211、3G TS 25.211、3G TS 25.212、3G TS 25.213以及3G TS 25.214(W-CDMA標準)，以及“TR-45.5 Physical Layer Standard forcdma2000 Spread Spectrum Systems”(此后稱為CDMA-2000標準)。繼續(xù)在提出并采用新的標準。這些CDMA標準在此引入作為參考。
圖2是設(shè)計成可以實現(xiàn)本發(fā)明的一些實施例的編碼器200框圖。編碼器200可以用于圖1的編碼器114。在該實施例中，編碼器200實現(xiàn)串接編碼并包括級聯(lián)耦合的外卷積編碼器212、交織器214以及內(nèi)卷積編碼器216。外卷積編碼器212接收并對輸入數(shù)據(jù)進行卷積編碼以生成編碼比特，這些比特被提供給交織器214進行存儲。一旦在交織器214內(nèi)存儲了整個編碼比特分組后，編碼比特經(jīng)檢索并提供給內(nèi)卷積編碼其216。為了獲得交織，編碼比特以不同于比特寫入交織器214的順序被讀出。外卷積編碼起212接收并對編碼比特進行卷積編碼以生成編碼后的數(shù)據(jù)，這些數(shù)據(jù)然后被提供給下一處理級。
一般卷積編碼器接收并對數(shù)據(jù)串行編碼，每次(即每個時鐘周期)一個比特。對于發(fā)送大分組的數(shù)據(jù)的通信系統(tǒng)，數(shù)據(jù)的串行編碼會導(dǎo)致長處理延時。而且，對于由多個以級聯(lián)耦合的卷積編碼器組成的串接編碼器，處理延時會過長，特別是如果內(nèi)外卷積編碼器同時串行編碼。
在一方面，卷積編碼器能接收并對多個(M個)比特進行并行編碼。這使得卷積編碼器能以常規(guī)卷積編碼器需要的時間量的(1/m)對數(shù)據(jù)分組進行編碼。當(dāng)單個卷積編碼器的每個并行處理比特時，串接(例如Turbo編碼器)的這些好處就更明顯了。
根據(jù)一方面，交織器能存儲并并行提供多個數(shù)據(jù)比特。交織器還可以使用例如多端口存儲器實現(xiàn)。當(dāng)與在此描述的卷積編碼器一起使用時，交織器可以進一步減少處理延時，因為數(shù)據(jù)可以以時間片斷寫入讀出交織器。
為了簡潔，現(xiàn)在為用于通信系統(tǒng)的下行鏈路數(shù)據(jù)傳輸?shù)木幋a器描述示例實施例，該通信系統(tǒng)在前述的美國專利申請序列號08/963386內(nèi)描述(即HDR系統(tǒng))。HDR系統(tǒng)使用包括外卷積編碼、交織和內(nèi)卷積編碼。HDR系統(tǒng)還定義了帶有表格1內(nèi)列出的屬性的兩個分組格式表 1
在HDR系統(tǒng)中，外卷積編碼器實現(xiàn)由以下多項式生成矩陣定義的碼率1/2卷積碼
GO(x)=[1,x4+x2+x+1x4+x3+1]----(1)]]>HDR系統(tǒng)內(nèi)的內(nèi)卷積碼實現(xiàn)由以下多項式生成矩陣定義的碼率1/2的卷積碼Gj(x)=[1,x2+x+1x+1]----(2)]]>圖3是實現(xiàn)等式(1)和(2)定義的內(nèi)外卷積編碼的編碼器300。數(shù)據(jù)比特u提供給外卷積編碼器310，該編碼器實現(xiàn)等式(1)并生成兩個輸出yoa和yob。在編碼器310內(nèi)，數(shù)據(jù)比特u提供給求和器312，該求和器進一步與寄存器314a到314d級聯(lián)耦合(寄存器用于實現(xiàn)一組延時)。來自求和器312和寄存器314A、314B和314D的輸出由求和器316A、316B和316C相加以實現(xiàn)等式(1)內(nèi)表示的多項式生成矩陣內(nèi)的第二元素的分子。寄存器314C和314D的輸出由求和器318求和并提供給加法器312實現(xiàn)等式(1)的第二元素的分母。輸入數(shù)據(jù)比特u作為第一輸出yoa被提供，且來自求和器316c的輸出包括第二輸出yob。
外卷積編碼器310的輸出yoa和yob內(nèi)的編碼比特可以經(jīng)截短(為了簡潔在圖3內(nèi)示出)。未經(jīng)截短的編碼比特然后提供給交織器330并重新排序。重新排序的編碼比特v然后提供給內(nèi)卷積編碼器340，編碼器實現(xiàn)等式(2)并生成兩個輸出yia和yib。在編碼器340內(nèi)，編碼比特v提供給求和器342，該求和器與寄存器344A和344B級聯(lián)耦合。來自求和器342和寄存器344A、344B的輸出由求和器346A、346B相加以實現(xiàn)等式(2)內(nèi)的多項式生成矩陣內(nèi)的第二元素的分子。寄存器344A的輸出提供給求和器342以實現(xiàn)等式(2)的第二元素的分母。輸入編碼比特v作為第一輸出yia，且來自求和器346B的輸出包括第二輸出yib。
一般，數(shù)據(jù)比特u串行地提供給編碼器310，且編碼比特v還串行提供給編碼器340。對于每個輸入數(shù)據(jù)比特，外卷積編碼器310生成兩個編碼比特。交織器330接收并存儲編碼比特，并將編碼比特串行地提供給內(nèi)卷積編碼器340。比特以串行方式編碼導(dǎo)致長處理延時。
一個是實施例的卷積編碼器能并行對多個比特進行編碼以大大縮短編碼延時。對于每個時鐘周期，多個(例如M)個數(shù)據(jù)比特可以被接收并經(jīng)編碼以生成多個編碼比特。對于速率1/2編碼器，2M編碼比特為M數(shù)據(jù)比特生成。M可以被選為任何數(shù)諸如例如4、8、16、32等。該卷積編碼器的各個其他實施例在以下描述。
許多數(shù)字通信系統(tǒng)諸如HDR系統(tǒng)發(fā)送分組形式數(shù)據(jù)。分組形式的比特數(shù)目(即分組大小)基于多個準則選擇的，諸如例如數(shù)據(jù)速率、要發(fā)送的數(shù)據(jù)量、處理延時要求等。為了使得接收機單元處的解碼器能以已知狀態(tài)在每個分組的開始處開始，這縮短了解碼時間并改善了性能，編碼器在每個分組的開始經(jīng)初始化為已知狀態(tài)(例如所有為零)。初始化是通過在先前的分組的末尾插入碼尾比特集合而實現(xiàn)的。碼尾比特的選擇使得編碼器被設(shè)定為已知狀態(tài)。
在一實施例中，示例實施例的卷積編碼器用查詢表實現(xiàn)。參考圖3，外卷積編碼器310可以被視為帶有4比特狀態(tài)的狀態(tài)機，該狀態(tài)由寄存器314A到314D的輸出定義。為了生成查詢表的內(nèi)容，在時間索引n處的M個輸入數(shù)據(jù)比特可以由向量Un表示，2M編碼別可以由向量Yn表示，且當(dāng)前編碼器狀態(tài)可以由向量Xn表示。編碼器的下一狀態(tài)Xn+1和編碼器輸出向量Yn可以表示為數(shù)據(jù)碼尾Xn+1＝f(Xn，Un) Xn+1＝0(3)Yn＝g1(Xn，Un)Yn＝g2(Xn，Un)(4)等式(3)和(4)的每個提供一個等式用于當(dāng)輸入為數(shù)據(jù)，另一等式用于當(dāng)編碼器輸入包括碼尾比特時。
等式(3)和(4)可以為輸入數(shù)據(jù)比特和編碼器狀態(tài)的所有可能組合而計算。例如，對于等式(4)，輸出編碼比特可以為輸入向量Un＝0...00以及Xn＝0...00的編碼器狀態(tài)，輸入向量Un＝0......01 Xn＝0...00的編碼器狀態(tài)等以及輸入向量Un＝1...11和Xn＝0...00的編碼器狀態(tài)而計算。輸出編碼比特然后可以為輸入向量Un和Xn＝0...01的編碼器狀態(tài)的所有可能組合進行計算。過程然后繼續(xù)直到計算了所有的輸入向量和編碼器狀態(tài)組合。等式(3)可以以類似的方式經(jīng)計算。
等式(3)和(4)的計算結(jié)果可以存儲到實現(xiàn)查詢表的存儲器。需要的存儲器大小取決于要并行編碼的數(shù)據(jù)比特數(shù)目以及實現(xiàn)的特定多項式生成矩陣。例如，如果要用等式(1)內(nèi)表達的卷積碼并行對八個數(shù)據(jù)比特進行編碼，則可以使用帶有12個地址比特和20個數(shù)據(jù)比特(即4096×20)的存儲器。12比特地址可以由8個輸入數(shù)據(jù)比特和4個用于當(dāng)前編碼器狀態(tài)的比特組成。20比特輸出包括16個編碼比特和4個用于下一編碼器狀態(tài)的比特。
一旦合適地定義了存儲器，則輸入數(shù)據(jù)向量Un以及當(dāng)前編碼器狀態(tài)Xn可以提供給存儲器的地址輸入，存儲器然后提供輸出向量Yn和下一編碼器狀態(tài)Xn+1。下一編碼器狀態(tài)Xn+1經(jīng)合適地存儲以用于下一輸入數(shù)據(jù)向量Un+1。
在另一實施例中，卷積編碼器用狀態(tài)機實現(xiàn)。編碼器狀態(tài)和輸出可以表示為等式(3)和(4)示出。等式(3)和(4)的每個可以遞推地解出，且產(chǎn)生的等式然后可以在硬件、軟件及其組合內(nèi)實現(xiàn)。編碼器的遞推等式可以如下解出。令XnT=x4x3x2x1]]>表示轉(zhuǎn)置的狀態(tài)向量，U0表示在時間索引0處的輸入數(shù)據(jù)比特。則下一狀態(tài)和編碼器的輸出可以表示為X1＝AX0+Bu0(5)y0＝CX0+Du0(6)其中A、B、C和D是取決于特定多項式生成矩陣的標量、向量和矩陣。編碼器狀態(tài)等式(5)可以遞推地如下實現(xiàn)X2＝A2X0+ABu0+Bu1X3＝A3X0+A2Bu0+ABu1+Bu2X8＝A8X0+A7Bu0+A6Bu1+A5Bu2+A4Bu3+A3Bu4+A2Bu5+ABu6+Bu7編碼器輸出等式(6)還可以以類似的方式遞推解出。
等式(5)和(6)用于在一時刻對一個數(shù)據(jù)比特u編碼。類似的等式集合可以為對M數(shù)據(jù)比特并行編碼而導(dǎo)出。例如，為了對8數(shù)據(jù)比特進行并行編碼(即M＝8)，在時間索引n處的輸入數(shù)據(jù)向量的轉(zhuǎn)置可以被定義為UnT=un7un6un5un4un3un2un1un0]]>且輸出碼向量的轉(zhuǎn)置可以被定義為YnT=yn7yn6yn5yn4yn3yn2yn1yn0]]>使用對Un和Yn定義的向量表示，等式(5)和(6)可以表示為Xn+1＝FXn+GUn(7)Yn＝HXn+IUn(8)其中F、G、H和I是取決于實現(xiàn)的特定多項式生成矩陣、當(dāng)前編碼器狀態(tài)Xn以及輸入數(shù)據(jù)向量Un的向量和矩陣。等式(7)用于在M個數(shù)據(jù)比特經(jīng)編碼后生成下一編碼器狀態(tài)Xn+1，且等式(8)用于為輸入向量Un生成編碼器輸出Yn。
為了確定等式(7)和(8)內(nèi)的F、G、H和I，等式(5)和(6)可以使用各種技術(shù)進行遞推地求解，且遞推計算的結(jié)果可以用于實現(xiàn)等式(7)和(8)。例如，表格可以用于為每個輸入數(shù)據(jù)比特列出狀態(tài)和編碼器輸出。表格內(nèi)的項可以用于實現(xiàn)等式(7)和(8)，如下描述。
表格2示出在八個輸入數(shù)據(jù)比特u0到u7被串行地提供給圖3的卷積編碼器310后的編碼器狀態(tài)和輸出，其中編碼器實現(xiàn)等式(1)。如圖3示出，寄存器314A到314D開始時相應(yīng)地存儲值x1，x2，x3和x4。在第一時鐘周期內(nèi)，第一數(shù)據(jù)比特u0被提供給編碼器310，且求和器312的輸出被計算為x4+x3+u0，該值被存儲在表格2的第二行第二列內(nèi)。編碼器的輸出被計算為ya0＝u0以及yb0＝(x4+x3+u0)+x4+x2+x1＝x3+x2+x1+u0。(每個求和器316實現(xiàn)模2加法)。在下一時鐘周期上，來自求和器312和寄存器314A到314C的值相應(yīng)地移入寄存器314A到314D。下一數(shù)據(jù)比特u1被提供給編碼器，且求和器312的輸出被計算為x3+x2+u1，該值被存儲在表格2內(nèi)的第三行第二列內(nèi)。編碼器輸出被計算為ya1＝u1，且yb2＝(x3+x2+u1)+x3+x1+(x4+x3+u0)＝x4+x3+x2+x1+u1+u0。處理繼續(xù)直到第八個數(shù)據(jù)比特u7被接收并經(jīng)處理。
編碼器輸出向量Yb＝[yb7yb6yb5yb4yb3yb2yb1yb0]對應(yīng)輸入向量U＝[u7u6u5u4u3u2u1u0]且基于表格2內(nèi)的最后列內(nèi)的項生成。第八個數(shù)據(jù)比特u7經(jīng)編碼后，基于表格2內(nèi)最后一行內(nèi)的項生成編碼器狀態(tài)Xn+1。如表格2內(nèi)示出，編碼器輸出向量Yb和下一編碼器狀態(tài)Xn+1每個是當(dāng)前編碼器狀態(tài)Xn＝[x4x3x2x1]和輸入向量U的函數(shù)。對于每個數(shù)據(jù)階段，編碼器輸出向量Ya簡單地是輸入向量U的函數(shù)(即Ya＝U)。
表2
回到表格1，HDR系統(tǒng)內(nèi)的輸出卷積編碼器接收分組格式1的每個分組的1018個數(shù)據(jù)比特以及四個碼尾。如果八個比特經(jīng)并行編碼，則使用128個時鐘周期用于對一數(shù)據(jù)分組進行編碼。第一127時鐘周期用于對1016個數(shù)據(jù)比特進行編碼(即127×8＝1016)，且第128個時鐘周期用于對剩余的兩個數(shù)據(jù)比特以及四個碼尾比特編碼。前127個時鐘周期被稱為“數(shù)據(jù)階段”，最后一個時鐘周期被稱為“碼尾階段”。
外卷積編碼器接收到分組格式2的每個分組的2042個數(shù)據(jù)比特和四個碼尾比特。如果八個比特經(jīng)并行編碼，則使用256個時鐘周期對一個數(shù)據(jù)分組進行編碼。前255個時鐘周期用于對2040個數(shù)據(jù)比特編碼(即255×8＝2040)，且第256個時鐘周期用于對剩余的兩個數(shù)據(jù)比特以及四個碼尾比特編碼。前255個時鐘周期被稱為“數(shù)據(jù)階段”，最后一個時鐘周期被稱為“碼尾階段”。
表格3示出在兩個數(shù)據(jù)比特u0和u1以及四個碼尾比特被串行地提供給圖3的卷積編碼器310后編碼器狀態(tài)以及輸出。同樣，寄存器314A到314D開始時相應(yīng)存儲值x1，x2，x3和x4。在前兩個時鐘周期上，兩個數(shù)據(jù)比特u0和u1被串行地提供給編碼器。編碼器狀態(tài)x1到x4以及編碼器輸出yc和yd以與以上類似的方式經(jīng)計算。因此，表格3的第二和第三行與表格2內(nèi)的第二和第三行相同。在第三時鐘周期上，值為x2+x1的第一碼尾比特被提供給編碼器。碼尾比特的值的選擇使得求和器的輸出等于零，這用于刷新卷積編碼器。編碼器輸出計算為yc2＝x2+x1以及yd2＝x4+u0+u1。在下一時鐘周期上，來自求和器312和寄存器314A到314C的值相應(yīng)被移入寄存器314A到314D。第二碼尾比特被選擇為x4+x3+x1+u0，再次將求和器312的輸出設(shè)定為零并排出編碼器。處理繼續(xù)，最后兩個提供給編碼器的值為零。
如表格3示出，編碼器輸出Yc和Yd是輸入向量U和當(dāng)前編碼器狀態(tài)Xn的函數(shù)。對于碼尾階段，下一編碼器狀態(tài)Xn+1被設(shè)定為全零的已知狀態(tài)(即X8＝
)。
表3
圖4是可以對多個輸入數(shù)據(jù)比特并行編碼的卷積編碼器400實施例框圖。卷積編碼器400可以用于實現(xiàn)數(shù)據(jù)和碼尾階段(例如如表格2和3相應(yīng)定義的)。圖4示出的編碼器結(jié)構(gòu)可以用于實現(xiàn)例如圖3的外卷積編碼器310或內(nèi)卷積編碼器340。
在卷積編碼器400內(nèi)，輸入數(shù)據(jù)比特并行地作為數(shù)據(jù)向量U被提供給編碼器狀態(tài)機410、數(shù)據(jù)階段輸出發(fā)生器420和碼尾階段發(fā)生器430。編碼器狀態(tài)機410還接收當(dāng)前編碼器狀態(tài)X并基于接收到的輸入向量U和當(dāng)前編碼器狀態(tài)X確定新編碼器狀態(tài)。編碼器狀態(tài)機410可以實現(xiàn)例如表格2內(nèi)的最后一行。
數(shù)據(jù)階段輸出發(fā)生器420和碼尾階段輸出發(fā)生器430還接收當(dāng)前編碼器狀態(tài)X并基于接收到的輸入X和U確定相應(yīng)的數(shù)據(jù)階段和碼尾階段的輸出。數(shù)據(jù)階段輸出發(fā)生器420可以實現(xiàn)例如表格2內(nèi)的最后兩列，且碼尾輸出發(fā)生器430可以實現(xiàn)例如表格3內(nèi)的最后兩列。來自數(shù)據(jù)階段發(fā)生器420的第一和第二輸出Ya和Yb可以相應(yīng)地提供給多路復(fù)用器(MUX)440A和440B。同樣，來自碼尾階段輸出發(fā)生器430的第一和第二輸出Yc和Yd相應(yīng)提供給多路復(fù)用器440A和440B。多路復(fù)用器440A和440B相應(yīng)地在數(shù)據(jù)階段操作時提供來自數(shù)據(jù)階段輸出發(fā)生器420的輸出Ya和Yb，在碼尾階段操作時提供來自碼尾階段輸出發(fā)生器430的輸出Yc和Yd。
為了實現(xiàn)在數(shù)據(jù)比特被接收時對輸入數(shù)據(jù)比特連續(xù)編碼的卷積編碼器，而不需要在每個分組的開始重設(shè)編碼器狀態(tài)，只需要編碼器狀態(tài)機410和數(shù)據(jù)階段輸出發(fā)生器420。對于一通信系統(tǒng)(例如HDR系統(tǒng))，其中數(shù)據(jù)以分組被發(fā)送，且碼尾比特用于在每個分組的開始處將卷積編碼器重設(shè)到已知狀態(tài)，則碼尾階段輸出發(fā)生器430和多路復(fù)用器440用于提供需要的編碼器輸出。
編碼器狀態(tài)機410和數(shù)據(jù)階段輸出發(fā)生器420的設(shè)計取決于要實現(xiàn)的特定多項式發(fā)生矩陣以及要并行編碼的數(shù)據(jù)比特數(shù)。碼尾階段輸出發(fā)生器430的設(shè)計取決于多項式生成矩陣、要并行編碼的數(shù)據(jù)比特數(shù)以及特定的幀格式(即數(shù)據(jù)和在碼尾階段要編碼的碼尾比特的數(shù)目)。卷積編碼器400的特定設(shè)計在以下描述。
圖5A是卷積編碼器500的特定實施例示意圖，該編碼器可以對八個輸入數(shù)據(jù)比特并行編碼，且實現(xiàn)等式(1)內(nèi)表示的多項式生成矩陣。卷積編碼器500包括實現(xiàn)表格2內(nèi)定義的狀態(tài)機的編碼器狀態(tài)機510，以及生成表格2內(nèi)定義的編碼器輸出的數(shù)據(jù)階段輸出發(fā)生器520。編碼器狀態(tài)機510以及數(shù)據(jù)階段輸出發(fā)生器520對應(yīng)圖4內(nèi)相應(yīng)的編碼器狀態(tài)機410以及數(shù)據(jù)階段輸出發(fā)生器420。在該實施例中，編碼器狀態(tài)機510用AND門512A到512D以及寄存器514A到514D實現(xiàn)，且數(shù)據(jù)階段輸出發(fā)生器520用AND門522A到522H實現(xiàn)。
如圖5A示出，八個輸入數(shù)據(jù)比特u0到u7并行提供給編碼器狀態(tài)機510以及數(shù)據(jù)階段輸出發(fā)生器520，每個還接收x1到x4定義的當(dāng)前編碼器狀態(tài)。編碼器狀態(tài)機510內(nèi)的每個AND門512選擇性地耦合到表格2內(nèi)最后一行定義的輸入u0-u7以及x1-x4。例如，AND門512A耦合到輸入x3x2 x1u1u3u4和u7，這些輸入如在表格2內(nèi)的最后一行，第三列(x1)內(nèi)定義的。AND門512A到512D的輸出耦合到相應(yīng)的寄存器514A到514D的輸入。寄存器514A到514D的輸出相應(yīng)地包括狀態(tài)機輸出x1到x4。
同樣，數(shù)據(jù)階段輸出發(fā)生器520的每個AND門522選擇性地耦合到如表格2內(nèi)最后一列定義的輸入u0-u7和x1-x4。例如，AND門522A耦合到輸入x3，x2，x1和u0，這些輸入如在表格2內(nèi)第2行，最后一列(yb0)的項定義的。輸入u0-u7包括相應(yīng)的編碼器輸出ya0到y(tǒng)a7(為了簡潔未在圖5A內(nèi)示出)，且AND門522A到522H的輸出相應(yīng)包括編碼器輸出yb0到y(tǒng)b7。
圖5B是碼尾階段輸出發(fā)生器和多路復(fù)用器540A和540B的特定實施例示意圖，它們實現(xiàn)對表格1內(nèi)示出的分組格式1和2以及等式(1)內(nèi)表示的多項式發(fā)生矩陣的碼尾階段。碼尾階段輸出發(fā)生器530以及多路復(fù)用器540A和540B對應(yīng)于圖4內(nèi)相應(yīng)的碼尾階段輸出發(fā)生器430以及多路復(fù)用器440A和440B。在該實施例中，碼尾階段輸出發(fā)生器530用AND門532A到532J實現(xiàn)，并為表格3內(nèi)定義的碼尾階段生成編碼器輸出Yc和Yd。多路復(fù)用器540a用2×1多路復(fù)用器542A到542F實現(xiàn)，并提供第一編碼器輸出Yoa。同樣，多路復(fù)用器540B用2×1多路復(fù)用器544A到544H實現(xiàn)，并提供第二編碼器輸出Yob。
圖5A和5B內(nèi)的編碼器狀態(tài)機510、數(shù)據(jù)階段輸出發(fā)生器520、碼尾階段輸出發(fā)生器530以及多路復(fù)用器540A和540B形成了卷積編碼器400的特定實現(xiàn)。該特定實現(xiàn)用于實現(xiàn)在等式(1)內(nèi)表示的多項式生成矩陣以及表格1內(nèi)描述的分組格式。
對于分組格式1，1018數(shù)據(jù)比特在128時鐘周期上被提供給卷積編碼器500。對于前127個時鐘周期的每個，提供八個數(shù)據(jù)比特給編碼器500，多路復(fù)用器540A和540B被選用提供來自數(shù)據(jù)階段輸出發(fā)生器520的輸出Ya和Yb。在第128個時鐘周期上，剩余的兩個數(shù)據(jù)比特、四個碼尾比特以及兩個零被提供給編碼器500。寄存器514A到514D被重設(shè)為零(同步)，且多路復(fù)用器540A和540B被選用提供提供來自碼尾階段輸出發(fā)生器530的輸出Yc和Yd。對于分組格式2，2042個數(shù)據(jù)比特在256個時鐘周期上被提供給卷積編碼器500。對于對應(yīng)于數(shù)據(jù)階段的前255個時鐘的每個，八個數(shù)據(jù)比特經(jīng)并行編碼，且多路復(fù)用器540A和540B相應(yīng)地提供Ya和Yb。在第256個時鐘上，對應(yīng)碼尾階段、兩個數(shù)據(jù)比特、四個碼尾比特和兩個零經(jīng)并行編碼，且多路復(fù)用器540A和540B相應(yīng)提供輸出Yc和Yd。
圖5A和5B示出的特定實現(xiàn)經(jīng)描述以提供更清楚的理解。值得注意的是，還可以考慮不同的實現(xiàn)，并在本發(fā)明的范圍內(nèi)。而且，一般為不同的多項式生成矩陣、不同數(shù)量的輸入數(shù)據(jù)比特或不同的分組格式使用不同的設(shè)計。
以類似的方式，可以設(shè)計另一卷積編碼器以實現(xiàn)等式(2)內(nèi)表示的多項式生成矩陣。在一實施例中，卷積編碼器可以設(shè)計成接收并對四個編碼比特進行并行編碼。下一編碼器狀態(tài)和輸出的等式(5)和(6)相應(yīng)地可以遞推地以上述方式解出。
表格4示出在四個輸入編碼比特v0到v3經(jīng)串行地提供給圖3的卷積編碼器340后的編碼器狀態(tài)以及輸出。寄存器344A和344B開始時相應(yīng)存儲值x1和x2。在第一時鐘周期上，第一編碼比特v0提供給編碼器340，且求和器342的輸出計算為x1+v0，該值被存儲在表格4的第二行第二列中。編碼器輸出被計算為ye0＝v0且yf0＝(x1+v0)+x2+x1＝x2+v0。在下一時鐘周期上，來自求和器312和寄存器344A的值相應(yīng)被移入寄存器344A和344B。下一編碼器比特v1被提供給編碼器340，且求和器342的輸出被計算為x1+v0+v1，該值被存儲在第三行，第二列內(nèi)。輸出被計算為ye1＝v1和yf1＝(x1+v0+v1)+(x1+v0)+x1＝x1+v1。處理繼續(xù)直到接收并處理了第四個編碼比特v3。
編碼器輸出向量Yf基于表格4內(nèi)的最后一列內(nèi)的項生成。第四個編碼比特v3經(jīng)編碼后的編碼器狀態(tài)Xn+1基于表格4內(nèi)的最后一行的項經(jīng)生成。如表格4內(nèi)示出，編碼器輸出向量Yf以及下一編碼器狀態(tài)Xn+1每個是當(dāng)前編碼器狀態(tài)Xn＝[x2x1]以及輸入向量V的函數(shù)。對于數(shù)據(jù)階段，編碼器輸出向量Ye簡單地是輸入向量V的函數(shù)。
表 4
參考表格1，HDR系統(tǒng)內(nèi)的內(nèi)卷積編碼器接收分組格式1的每個分組的2044個數(shù)據(jù)比特以及四個碼尾。如果四個比特經(jīng)并行編碼，則使用512個時鐘周期用于對一數(shù)據(jù)分組進行編碼。第一511個時鐘周期用于對2044個數(shù)據(jù)比特進行編碼(即511×4＝2044)，且第512個時鐘周期用于四個碼尾比特編碼。卷積編碼器接收分組格式2的每個分組的3079個數(shù)據(jù)比特以及三個碼尾。如果四個比特經(jīng)并行編碼，則使用768個時鐘周期用于對一數(shù)據(jù)分組進行編碼。第一767時鐘周期用于對3068個數(shù)據(jù)比特進行編碼(即767×4＝3068)，且第768個時鐘周期用于對最后編碼比特和三個碼尾比特編碼。
表格5列出分組格式1的碼尾階段的內(nèi)卷積編碼器的狀態(tài)和輸出。在第一時鐘周期上，帶有值x1的第一編碼比特被提供給編碼器。碼尾比特值的選取使得求和器342的輸出等于零。編碼器輸出計算為yg0＝x1以及yh0＝x2+x1。處理以類似的方式對剩余的三個碼尾比特繼續(xù)。
表5
表格6示出分組格式2的碼尾階段的內(nèi)卷積編碼器的狀態(tài)和輸出。在第一時鐘周期上，提供給編碼器最后編碼比特v0，且編碼器狀態(tài)x1和x2和輸出yi0和yj0以與上述類似的方式經(jīng)計算。表格6的第二行因此等于表格4的第二行。在第二時鐘周期上，值為x1+v0的第一碼尾比特被提供給編碼器。碼尾比特值得選取使得求和器342的輸出等于零。編碼器輸出被計算為yi1＝x1和yj1＝v0。處理對剩余的碼尾比特以類似的方式繼續(xù)。
表 6
圖6是卷積編碼器600的特定實施例示意圖，該編碼器可對四個輸入編碼比特并行編碼并實現(xiàn)等式(2)內(nèi)表示的多項式生成矩陣。卷積編碼器600包括實現(xiàn)表格4內(nèi)定義的狀態(tài)機的編碼器狀態(tài)機610、生成表格4到6內(nèi)定義的編碼器輸出的輸出發(fā)生器620以及為分組格式1和2的數(shù)據(jù)和碼尾階段提供合適編碼器輸出的多路復(fù)用器640A和640B。
如圖6示出，四個輸入編碼比特v0到v3被并行提供給編碼器狀態(tài)機610和輸出發(fā)生器620的輸入，兩者還都接收定義為Xn＝[x2x1]的當(dāng)前編碼器狀態(tài)。編碼器狀態(tài)機610內(nèi)的每個AND門612選擇性地耦合到如表格4內(nèi)的最后一行定義的輸入v0-v3和x1-x2。例如，AND門612A耦合到輸入x1，v0，v1，v2，v3和v4，這些輸入由表格4內(nèi)的最后一行第三列的項(x1)定義。AND門612A和612B的輸出相應(yīng)耦合到寄存器614A和614B的輸入。寄存器614A和614B的輸出相應(yīng)包括狀態(tài)機輸出x1和x2。
類似地，輸出發(fā)生器620的每個AND門622選擇性地耦合到輸入v0-v3和x1-x2，這些輸入如表格4到6的最后兩行定義的。例如，AND門622A耦合到輸入x2和v0，并生成yf0(表格4內(nèi)的第二行最后一列)，AND門622B耦合到輸入x2和x1并生成yh0(表格5內(nèi)的第二行最后一列)，AND門622C耦合到輸入x2和v0，并生成yj0(表格6內(nèi)的第二行最后一列)。其它編碼器輸出如表格4到6指示的生成。
多路復(fù)用器640A包括3×1多路復(fù)用器642A到642D，它們?yōu)閮?nèi)卷積編碼器600相應(yīng)地提供第一編碼器輸出yia0到y(tǒng)ia3。在該數(shù)據(jù)階段，ye0到y(tǒng)e3相應(yīng)地通過多路復(fù)用器642A到642D被提供。在碼尾階段，多路復(fù)用器642A到642D為分組格式1提供yg0到y(tǒng)g3，為分組格式2提供yi0到y(tǒng)i3。類似地，多路復(fù)用器640B包括3×1多路復(fù)用器644A到644D，它們?yōu)閮?nèi)卷積編碼器600提供相應(yīng)的第二編碼器輸出yib0到y(tǒng)ib3。在數(shù)據(jù)階段，yf0到y(tǒng)f3通過多路復(fù)用器644A到644D相應(yīng)地被提供。在碼尾階段，多路復(fù)用器644A到644D相應(yīng)地為分組格式1提供yh0到y(tǒng)h3，為分組格式2提供yj0到y(tǒng)j3。
本發(fā)明的另一方面提供交織器，能存儲由外卷積編碼器并行生成的多個編碼比特，并將多個編碼比特并行地提供給內(nèi)卷積編碼器。參考圖2，交織器耦合在內(nèi)外卷積編碼器間。交織器被設(shè)計成存儲一個或多個編碼比特分組。在存貯了整個分組后，編碼比特然后以不同于寫入順序的讀取順序經(jīng)檢索以獲得編碼比特的交織。如果不需要交織，則編碼比特從交織器以相同的順序經(jīng)檢索。
示例實施例的外卷積編碼器可以被設(shè)計成接收并對M個數(shù)據(jù)比特進行并行編碼，并生成M·R個編碼比特，其中與外卷積編碼器的編碼速率相關(guān)(例如對于碼率1/2的編碼器R＝2)。為了加速處理并減少延時，交織器可以設(shè)計成在編碼器生成編碼比特時并行存儲來自外卷積編碼器的M·R個編碼比特。類似地，內(nèi)卷積編碼器可以設(shè)計成接收并對N個編碼比特進行并行編碼。同樣，為了加速處理且減少延時，交織器可以被設(shè)計成至少在單次讀操作上并行地提供N個編碼比特給內(nèi)卷積編碼器。
來自內(nèi)外卷積編碼器的每個的編碼比特可以經(jīng)截短以提供其它碼率的編碼比特。例如，回到表格1，來自外卷積編碼器的輸出未對于分組格式1截短以獲得碼率1/2，而對分組格式2進行截短以獲得碼率2/3。同樣，來自內(nèi)卷積編碼器的輸出為未對組格式1截短以獲得碼速率1/2，并對分組格式2經(jīng)截短以獲得碼率3/4。編碼器和交織器間的接口可以設(shè)計成有效地實現(xiàn)碼元截短。
圖7A是交織器700的實施例圖。在該實施例中，交織器700用帶有P個端口的多端口存儲器710實現(xiàn)，其中P大于一。取決于用于實現(xiàn)交織器的特定存儲器單元，P個端口的每個可以用作讀和寫端口，或可以是專用的寫或讀端口。在圖7A內(nèi)示出的實施例中，存儲器710包括指定為寫端口D1到DW的W個端口，R個端口指定為讀端口Q1到QR。存儲器710還包括P個地址輸入A1到AP，P個端口的每個一個地址輸入。每個寫和讀端口可以并行傳輸C個比特。
地址發(fā)生器720接收輸入地址ADDR，為每個活動端口生成必須的地址，并將生成的地址提供給存儲器710的地址輸入A1到AP。雖然在圖7A內(nèi)為了簡潔而未示出，地址發(fā)生器720進一步生成一個或多個控制信號，這些信號引導(dǎo)存儲器710實現(xiàn)寫或讀操作。
在一實施例中，存儲器710用作有多行和多列的兩維存儲器。在一實施例中，編碼比特被寫入存儲器710內(nèi)的順序行。為了效率，每行的寬度可以對應(yīng)每個端口的寬度(即C比特)。這使得對于每次寫操作能寫入存儲器710的W個寫端口多達W行的編碼比特。一旦整個分組的編碼比特已被存儲到存儲器710內(nèi)，可以從存儲器檢索編碼比特。在一實施例中，編碼比特還從存儲器710中成行讀出。對于圖7A內(nèi)示出的實施例，可以為每個讀操作從R的讀端口檢索R行編碼比特。
可以使用各個設(shè)計以將來自交織器700的編碼比特提供給內(nèi)卷積編碼器。實現(xiàn)此的特定設(shè)計取決于特定系統(tǒng)要求。在一設(shè)計中，R個多路復(fù)用器730A到730R耦合到R個相應(yīng)的讀端口Q1到QR。對于每次讀操作，從存儲器710中檢索多達R行編碼比特，并提供給多路復(fù)用器730A到730R，它們還相應(yīng)地接收控制信號AD1到ADW。每個多路復(fù)用器730接收C個編碼比特，基于相應(yīng)的控制信號ADX選擇一個編碼比特，且將選定的編碼比特提供給多路復(fù)用器的輸出?？刂菩盘朅D1到ADR從每個檢索的編碼比特行中選擇特定的編碼比特。R個多路復(fù)用器730因此可以用于提供多達R個并行的編碼比特給內(nèi)卷積編碼器。
為了能清楚地理解，現(xiàn)在描述與上述圖5A、5B和6一起使用的內(nèi)外卷積編碼器的交織器特定設(shè)計。在以上的編碼器設(shè)計中，外卷積編碼器接收并對8數(shù)據(jù)比特并行地在一個時鐘周期內(nèi)編碼，以生成16個編碼比特，且內(nèi)卷積編碼器接收并對4個編碼比特并行編碼。在該特定交織器設(shè)計中，使用8端口存儲器，四個端口用于在寫入操作中接收編碼比特，且四個端口用于在讀操作中提供編碼比特。在該設(shè)計中，每個端口能并行接收或提供8個比特。因此，對于該特定設(shè)計，在寫操作中可以寫入交織器多達32個編碼比特，可以在讀操作中從交織器讀出多達32個編碼比特。
圖7B是沒有截短的外卷積編碼器和交織器間的接口實施例圖。在該實施例中，外卷積編碼器生成的編碼比特被提供給四個寄存器732A到732D。寄存器732A和732B接收在第一時鐘周期內(nèi)生成的16個編碼比特，且寄存器732C和732D接收第二(例如其它的)時鐘周期內(nèi)生成的16個編碼比特。當(dāng)不實現(xiàn)截短時，在一次寫入操作中，在寄存器732A到732D上的所有32個編碼比特被相應(yīng)地提供給存儲器的端口D1到D4。
圖7C是外卷積編碼器和帶有截短的交織器間的接口。參考表格1，外編碼的編碼比特用分組格式2的截短模式(1101)經(jīng)截短。因此，在一個時鐘周期內(nèi)，生成16個編碼比特，對4個編碼比特進行截短，并存儲12個編碼比特。開始時，在第一時鐘周期內(nèi)生成的16個編碼比特被存儲到寄存器732A和732B內(nèi)，且第二時鐘周期內(nèi)生成的16個編碼比特被存儲到寄存器732C和732D內(nèi)。在截短之后，剩余24個編碼比特，如圖7C內(nèi)示出，且被提供給三個寫入端口(例如D1到D3)。
地址發(fā)生器提供用于將未經(jīng)截短的編碼比特寫入存儲的順序行內(nèi)的合適地址。為用于寫入編碼比特的每個活動端口生成一個地址。因此，地址發(fā)生器在沒有實現(xiàn)截短時為端口D1到D4生成四個地址，在實現(xiàn)截短時為端口D1到D3生成三個地址。
為了將四個編碼比特并行地提供給內(nèi)卷積編碼器，從存儲器檢索四行編碼比特并提供給四個8×1多路復(fù)用器。每個多路復(fù)用器還接收相應(yīng)的3比特控制信號ADX，該比特在檢索的行內(nèi)選擇特定的比特以提供給內(nèi)卷積編碼器。每個檢索的比特的地址可以因此被分為兩部分，第一部分標識存儲器內(nèi)的特定行，第二部分標示行內(nèi)的特定位置。地址的第一部分被提供給存儲器合適的地址輸入，而第二部分作為控制信號ADX被提供。地址的第一和第二部分根據(jù)系統(tǒng)或?qū)崿F(xiàn)的標準所定義的特定的交織方案而經(jīng)生成。
示例實施例的交織器還可以使用其它存儲器而實現(xiàn)。例如，可以使用單端口存儲器單元或多存儲器單元以進發(fā)地存儲并并行地提供多個比特。對于單端口存儲器，可以使用多個寫入操作以存儲生成的編碼比特，以及多個讀操作可以用來檢索需要的編碼比特。在使用多個存儲器單元的設(shè)計中，每個存儲器單元可以以類似多端口存儲器的端口(或端口對)而操作。多個設(shè)計可以用于實現(xiàn)交織器，且在本發(fā)明的范圍內(nèi)。
在上述的實施例中，在內(nèi)外卷積編碼器間使用交織器。該配置用于實現(xiàn)Turbo編碼器，這可以提供一定的優(yōu)勢。在其它的編碼器設(shè)計中，在外卷積編碼器后的交織不一定必要，且可能在外卷積編碼器后不需要存儲器，或可以簡單地用作緩沖器。
示例實施例的串接編碼器可以以各種方式操作。在一特定設(shè)計中，編碼器被用于一次對一個數(shù)據(jù)分組進行編碼。參考圖2，數(shù)據(jù)的特定分組可以由外卷積編碼器編碼并存儲到交織器。在整個分組均由外卷積編碼器編碼后，編碼比特從交織器被檢索，并由內(nèi)卷積編碼器經(jīng)編碼。一旦整個分組由內(nèi)卷積編碼器經(jīng)編碼，下一分組由外卷積編碼器經(jīng)編碼。該設(shè)計減少了對交織器的存儲器要求，這在一些應(yīng)用中是期望的。
在另一特定設(shè)計中，交織器實現(xiàn)為有存儲兩個或多個編碼比特分組的容量。例如，用于實現(xiàn)交織器的存儲器可以被分成兩個池，每個存儲器池能存儲整個編碼比特分組。兩個存儲器池使得內(nèi)外卷積編碼器能進發(fā)地對兩個分組進行操作。外卷積編碼器編碼第一分組并將該分組的編碼比特存儲到一存儲器池。在整個第一分組被存儲到存儲器后，外卷積編碼器對第二個分組進行編碼并將該分組的編碼比特存儲到第二存儲器池內(nèi)。在外卷積編碼器對編碼比特編碼并將該當(dāng)前分組的編碼比特存儲到一個存儲器池時，內(nèi)卷積編碼器能從另一存儲器池檢索并對先前分組的編碼比特進行編碼。該設(shè)計減少了處理延時。
圖8是可以用于實現(xiàn)一些實施例的編碼器800的特定設(shè)計框圖。編碼器800可以用于實現(xiàn)圖1的編碼器114。編碼器800包括耦合到地址發(fā)生器820和存儲器830的處理單元810。處理單元810從緩沖器802接收數(shù)據(jù)，并從控制源(未示出)接收控制信息，根據(jù)控制信息對接收到的數(shù)據(jù)進行編碼，并將編碼后數(shù)據(jù)提供給緩沖器850。
在圖8示出的實施例中，處理單元810包括輸入接口812、多比特編碼器814、輸出接口816以及控制單元818。輸入接口812為緩沖器802生成地址和控制信號，響應(yīng)于生成的地址和控制信號接收緩沖器802提供的數(shù)據(jù)，并將接收到的數(shù)據(jù)路由給多比特編碼器814。多比特編碼器814實現(xiàn)輸出和內(nèi)卷積編碼器，且可以用一個或多個查詢表或一個或多個諸如圖4內(nèi)描述的編碼器的內(nèi)卷積編碼器實現(xiàn)。當(dāng)作為外卷積編碼器，多比特編碼器814對來自輸入接口812的數(shù)據(jù)編碼并提供生成的編碼比特給存儲器830。且當(dāng)操作為內(nèi)卷積編碼器時，多比特編碼器814對來自存儲器830的編碼比特編碼，并將生成的編碼比特提供輸出接口816。輸出接口816然后將編碼后的數(shù)據(jù)提供給緩沖器850。
控制單元818接收各種控制信息，諸如例如要編碼的特定數(shù)據(jù)分組、緩沖器802內(nèi)的分組位置、分組格式、使用的編碼方案、在緩沖器850內(nèi)的編碼的分組的位置等。控制單元818然后引導(dǎo)輸入接口812從緩沖器802檢索合適的數(shù)據(jù)比特，并引導(dǎo)編碼器狀態(tài)機814使用合適的編碼方案，并進一步引導(dǎo)輸出接口816提供編碼后的數(shù)據(jù)到緩沖器850的合適位置。
地址發(fā)生器820為存儲器830的寫入和讀出編碼比特生成合適的地址。地址發(fā)生器820可以用邏輯、查詢表或一些其它設(shè)計生成。
存儲器830存儲由多比特編碼器814生成的編碼比特，并將存儲的編碼比特提供給多比特編碼器814。通過合適地生成地址，存儲器830可以用于提供編碼比特的交織。存儲器830可以用多端口存儲器實現(xiàn)，如上所述，或用一個或多個存儲器單元實現(xiàn)。
圖9是用于實現(xiàn)多個數(shù)據(jù)比特并行串接編碼的方法實施例流圖。開始時，在步驟912處接收來自特定數(shù)據(jù)分組的多個(M)數(shù)據(jù)比特，并根據(jù)第一(例如卷積)編碼方案進行并行編碼，以在步驟914處生成多個(MR)編碼比特。第一編碼方案生成的編碼比特數(shù)取決于該方案的特定編碼速率?？梢栽诓襟E916處用第一截短方案對零個或多個生成的編碼比特進行截短，以提供不同碼率的編碼比特。未經(jīng)截短的編碼比特然后在步驟918處存儲到存儲器。
在圖9示出的實施例，整個分組由第一編碼方案編碼并在接著的編碼前由第二編碼方案存儲。這允許編碼比特的交織，如上所述。因此，在步驟920確定是否整個分組經(jīng)編碼。如果否，則過程回到步驟912，并接收其他M(或更少)個數(shù)據(jù)比特。
否則，如果整個分組已被編碼，則在步驟922從存儲器檢索多個(N)個編碼比特，并根據(jù)第二編碼方案(例如卷積)并行編碼，以在步驟924處生成多個(NR)個編碼比特。同樣，第二編碼方案生成的編碼比特數(shù)取決于方案的特定碼率。同樣，在步驟926，生成的編碼比特的零個或多個可以用第二截短方案經(jīng)截短，以提供其他碼率的編碼比特。在步驟928，未經(jīng)截短的編碼比特然后作為編碼后數(shù)據(jù)提供給下一處理單元(例如圖1內(nèi)的調(diào)制器116)。
為了效率并減少延時，可以并行地將W個碼字存儲到(例如通過W個寫端口)存儲器，且R個碼字可以并行地(例如通過R個讀端口)從存儲器檢索。W個碼字允許從第一編碼方案的未經(jīng)截短的編碼比特的并行存儲，R個碼字允許N個編碼比特能并行地被提供給第二編碼方案。存儲器可以以上述的方式操作以獲得編碼比特的交織。例如，W個碼字可以寫入存儲器的順序行，R個碼字可以從存儲器交換的行中讀出。
示例實施例的編碼器和交織器可以用于大大縮短編碼時間。通過用外卷積編碼器對M個數(shù)據(jù)比特進行并行編碼，并用內(nèi)卷積編碼器對N個編碼比特進行并行編碼，可以大大減少總編碼延時。本發(fā)明的交織器支持并行編碼，且能接收多個編碼比特進行寫操作，并能為讀操作提供多個編碼比特。特定設(shè)計的處理延時的改善在表格7內(nèi)示出，其中對于HDR系統(tǒng)內(nèi)的分組格式1和2，M＝8，N＝4。
表8
對于表格8示出的特定設(shè)計，總編碼延時對于本發(fā)明的編碼器和交織器延時減少了4.8倍，這提供了多種好處。其中一些好處在以下簡要描述。
第一，更短的處理延時可以用于支持一定類型的服務(wù)，諸如語音和視頻，這些服務(wù)有較為嚴格的延時要求。更短的處理延時因此可以允許使用對于延時敏感應(yīng)用更為有效的編碼方案。
第二，更短的處理延時可以改善系統(tǒng)性能。例如，如果基于通信連路的條件為特定傳輸選擇了特定用戶或數(shù)據(jù)速率，則更短的處理延時增加了鏈路條件在數(shù)據(jù)傳輸時間上沒有改變的可能性。鏈路條件一般隨時間改變，且更長的處理延時增加了鏈路條件在數(shù)據(jù)傳輸時間上改變的可能性，這會惡化性能。
第三，更短的處理延時可以改善一些通信系統(tǒng)性能的容量。例如，在HDR系統(tǒng)中，功率控制數(shù)據(jù)與話務(wù)數(shù)據(jù)經(jīng)多路復(fù)用并發(fā)送到用戶終端。更短的處理延時使得能更準確地控制用戶終端的發(fā)射功率，這可以增加系統(tǒng)容量并改善性能。
第四，更短的處理延時可以允許由多個發(fā)射實體(即在三個扇區(qū)系統(tǒng)內(nèi)的三個用戶)在一個處理時隙(即HDR系統(tǒng)內(nèi)的朝前看鏈路時隙)內(nèi)按順序共享硬件資源(例如編碼器)以減少硬件設(shè)計的總區(qū)域。
為了簡潔，本發(fā)明的編碼器的一定方面和實施例為HDR系統(tǒng)內(nèi)的朝前看鏈路特別描述。然而，本發(fā)明還可以用于其他通信系統(tǒng)中，這些系統(tǒng)使用相同、類似或不同的編碼方案。例如，本發(fā)明的編碼器還可以用于實現(xiàn)能并行接收并對多個數(shù)據(jù)比特進行編碼的卷積編碼器。本發(fā)明的編碼器還能用于實現(xiàn)串接編碼器，諸如Turbo編碼器，它能并行接收并對多個數(shù)據(jù)比特編碼。編碼器的特定設(shè)計取決于各個因子諸如例如實現(xiàn)的特定多項式生成矩陣、并行編碼的比特數(shù)、分組格式、碼尾比特的使用等。
本發(fā)明的編碼器可以有利地用于通信系統(tǒng)的基站或用戶終端(例如移動單元、電話等)。朝前看鏈路(即下行鏈路)和反向鏈路(即上行鏈路)的編碼可以不同，且一般取決于實現(xiàn)的特定CDMA系統(tǒng)或?qū)崿F(xiàn)的標準。因此，本發(fā)明的編碼器一般為對于其使用的特定應(yīng)用設(shè)計。
回到表格2和3內(nèi)示出的特定設(shè)計，外卷積編碼器的下一狀態(tài)和輸出可以用多達七項的函數(shù)生成?；氐奖砀?到6內(nèi)示出的特定設(shè)計，內(nèi)卷積編碼器的下一狀態(tài)和輸出可以用多達五項的函數(shù)生成。這些函數(shù)可以簡單地用領(lǐng)域內(nèi)已知方式的邏輯門生成。內(nèi)外卷積編碼器的其他元件(例如寄存器、多路復(fù)用器)可以以領(lǐng)域內(nèi)已知的方式實現(xiàn)。
為本發(fā)明的編碼器描述的一些或所有元件(例如多比特編碼器、輸入和輸出接口、控制單元、編碼器狀態(tài)機、輸出發(fā)生器、多路復(fù)用器等)可以在一個或多個應(yīng)用專用集成電路(ASIC)、數(shù)字信號處理器(DSP)、可編程邏輯設(shè)備(PLD)、復(fù)雜PLD(CPLD)、控制器、微控制器、微處理器、其他設(shè)計成實現(xiàn)在此描述的功能的電子單元或其組合。本發(fā)明的編碼器的一些或所有元件還可以使用在處理器上執(zhí)行的軟件或固件實現(xiàn)。
存儲器和存儲器單元(諸如用于實現(xiàn)本發(fā)明交織器的元件)可以用各種存儲器技術(shù)實現(xiàn)，諸如例如，隨機訪問存儲器(RAM)、動態(tài)RAM(DRAM)、閃存和其他。存儲器單元還可以用存儲元件實現(xiàn)，諸如例如硬盤、CD-ROM驅(qū)動以及其他。存儲器單元的各種其他實現(xiàn)也是可能的，且在本發(fā)明的范圍內(nèi)。
并行地對多個比特的遞歸編碼根據(jù)其他的實施例，編碼器經(jīng)并行配置以提供輸出數(shù)據(jù)兩倍的量，其中多個比特經(jīng)編碼器處理。數(shù)據(jù)輸出的增加特別應(yīng)用于高數(shù)據(jù)速率通信系統(tǒng)，其中幀可以經(jīng)快速編碼。示例實施例在每個時鐘周期對多個比特編碼，因此符合數(shù)據(jù)傳輸?shù)臅r間約束。該實施例通過在多個扇區(qū)上共享單個編碼器而避免了每個扇區(qū)使用一個編碼器。其他的實施例還可以并行實現(xiàn)任何數(shù)量的編碼器。通過共享扇區(qū)上的編碼部分，單個編碼器的速率可以寬松一些。
根據(jù)示例實施例的一方面，幀緩沖器存儲器存儲每個幀的多個副本。并行的查詢表(LUT)以及多個電路用于實現(xiàn)turbo交織器地址發(fā)生器。設(shè)計使用AND-XOR樹以實現(xiàn)并行編碼。比特截短/重新排序也并行地接著編碼過程完成。
圖10作為通信系統(tǒng)1000的示例，該系統(tǒng)支持多個用戶，且能實現(xiàn)本發(fā)明的至少一些方面和實施例?？梢允褂枚喾N算法和方法的任何一種調(diào)度系統(tǒng)1000內(nèi)的傳輸。系統(tǒng)1000為多個小區(qū)1020A到1020G提供通信，每個相應(yīng)地由對應(yīng)的基站1040A到1040G服務(wù)。在示例實施例中，一些基站1040有多個接收天線，而其他只有一個接收天線。類似地，一些基站1040有多個發(fā)射天線，而其他有單個發(fā)射天線。在發(fā)射天線和接收天線的組合上沒有限制。因此，基站1040可以有多個發(fā)射天線和單個接收天線，或多個接收天線和單個發(fā)射天線，或同時有單個或多個發(fā)射和接收天線。
覆蓋區(qū)域內(nèi)的終端1060可以是固定的(即靜止的)或移動的。如圖1示出，各個終端1060與至少一個且可能多個基站1040在任何給定時刻在下行鏈路和上行鏈路上通信，這取決于例如是否使用軟切換，且終端是否被設(shè)計并用于(并行或串行地)接收來自多個基站的多個傳輸。CDMA通信系統(tǒng)內(nèi)的軟切換在領(lǐng)域內(nèi)是眾知的，且在美國專利號5101501內(nèi)描述，題為“Method and systemfor providing a Soft Handoff in a CDMA Cellular Telephone System”，在此轉(zhuǎn)讓給本發(fā)明的受讓人。
下行鏈路指從基站到終端的傳輸，上行鏈路指從終端到基站的傳輸。在示例實施例中，一些終端有多個接收天線，且其他只有一個接收天線。在圖1中，基站104A將數(shù)據(jù)在下行鏈路上發(fā)送到終端1060A和1060J，基站1040B將數(shù)據(jù)發(fā)送到終端1060B和1060J，基站1040C將數(shù)據(jù)發(fā)送到終端1060C等。
根據(jù)示例實施例，無線通信系統(tǒng)用于使用并行配置的多個卷積編碼器對傳輸信息進行編碼。每個單個的編碼器有類似的結(jié)構(gòu)并通過交織器耦合。并行編碼器提供多個輸出，即對于兩個并行的編碼器；組合提供兩倍的輸出值。然后在輸出處為這些將用于進一步處理的值進行選擇。多個比特通過并行編碼器進行處理。每個編碼器內(nèi)的處理被，并行地實現(xiàn)。
示例實施例每系統(tǒng)時鐘周期處理多個比特，例如每周期四個比特。示例實施例的編碼器使用硬件和軟件的組合實現(xiàn)。硬件用于存儲并處理信息輸入比特。軟件包括用于控制硬件和其他編碼計算(例如在編碼過程中生成中間值)的指令。
圖11根據(jù)每時鐘對4比特編碼的一實施例說明turbo編碼器框1500。圖11內(nèi)說明的Turbo編碼器模框1500使用兩個并行連接的系統(tǒng)卷積編碼器1502、1552，在第二個卷積編碼器1552前有交織器1522。交織器1522被稱為turbo交織器。兩個卷積編碼被稱為turbo碼的組成編碼。組成編碼器的輸出經(jīng)截短并重復(fù)以獲得期望的turbo編碼器輸出碼元數(shù)。根據(jù)一實施例的組成編碼的轉(zhuǎn)移函數(shù)給出為
G(D)=[1n0(D)d(D)n1(D)d(D)]----(9)]]>其中d(D)＝1+D2+D3(10)n0(D)＝1+D+D3， (11)n1(D)＝1+D+D2+D3(12)組成編碼器1502、1522的每個包括多個寄存器，具體說，在編碼器1502內(nèi)的是寄存器1510、1512和1514，在編碼器1522內(nèi)的是寄存器1560、1562和1564。開始時，組成編碼器1502、1552內(nèi)的寄存器的狀態(tài)被設(shè)定為零。每個編碼器1502、1552通過相應(yīng)的輸入開關(guān)1501、1551提供時鐘節(jié)拍。信息比特作為到第一編碼器1502的輸入而通過開關(guān)1501提供。輸入信息比特包括Nturbo個比特，這是實際上進入編碼器1500的比特數(shù)。輸入信息比特進一步被提供給turbo交織器1522，其中比特經(jīng)交織即經(jīng)擾碼以增加數(shù)據(jù)傳輸?shù)臏蚀_性。Turbo交織器1522的輸出通過開關(guān)1551被提供給第二編碼器1552。編碼器的1502和1552的每個的操作類似，因此以下的討論僅詳細描述編碼器1502的操作。還可以對包括在turbo編碼器框1500內(nèi)的每個編碼器實現(xiàn)其他類型的編碼器。
到編碼器1502的輸入被提供給開關(guān)，其中開關(guān)由系統(tǒng)時鐘(未示出)控制。信息比特對于Nturbo個數(shù)據(jù)比特周期的每個接收一次時鐘節(jié)拍，開關(guān)向上，然后為每個尾比特多次經(jīng)時鐘節(jié)拍，開關(guān)向下。根據(jù)一實施例，信息比特對于碼尾周期經(jīng)時鐘節(jié)拍6次，包括對于每個編碼器1502、1552的3次時鐘節(jié)拍。編碼后的數(shù)據(jù)輸出碼元通過用處于向上位置的開關(guān)對組成編碼器1502、1552進行時鐘節(jié)拍Nturbo次，并根據(jù)預(yù)定的截短模式對輸出截短。編碼器1500的輸出以Y0，Y1，X′，Y0′，Y1′序列生成。根據(jù)示例實施例，碼元重復(fù)在輸出碼元的生成內(nèi)不實現(xiàn)。Turbo編碼器1500生成附加到編碼的數(shù)據(jù)輸出碼元后的尾輸出碼元。尾輸出碼元在組成編碼器1502、1552經(jīng)Nturbo次時鐘節(jié)拍后生成。
Turbo交織器1522的操作設(shè)計成生成功能等價結(jié)果，就如同輸入比特序列的每個按順序以地址序列寫入陣列，其中序列從由預(yù)定交織過程或協(xié)議定義的另一地址序列中讀出。交織器操作進一步關(guān)于圖12進行詳細描述。
繼續(xù)圖11，開關(guān)1501的一個節(jié)點耦合到輸入。開關(guān)1501的第二節(jié)點耦合到異或(XOR)門1504。XOR門的輸出1504耦合到一串寄存器或延時元件1510、1512、1514。每個延時元件有相關(guān)的狀態(tài)，其中存儲在延時元件1510內(nèi)的信息被稱為在“狀態(tài)1”，且存儲在延時元件1514內(nèi)的信息被稱為在“狀態(tài)2”。延時元件1510的輸出被標識為“S0”；延時元件1512的輸出被標識為“S1”；延時元件1514的輸出被標識為“S2”。
延時元件1512和1514的輸出每個耦合到XOR門1516的輸入。XOR門1516的輸出然后耦合到輸入開關(guān)1501的第三節(jié)點以及XOR門1504的輸入。XOR門1504的輸出進一步耦合到XOR門1508的輸入。其他到XOR 1508的輸入從延時元件1510、1512和1514的單個輸出的每個被接收。XOR門1504的輸出仍進一步耦合到XOR門1506的輸入。其他到XOR門1506的輸入從延時元件1510和1514的單個輸出被接收。
編碼器1502的輸出包括從輸入開關(guān)1501直接來的X的分量、來自XOR門1506的一致校驗比特輸出Y0以及來自XOR門1508的輸出的第二一致校驗比特輸出Y1分量。輸出X、Y0和Y1每個被提供給碼元截短和重復(fù)單元1520。
功能上，編碼器1520的配置實現(xiàn)以下等式X＝I (13)Y0＝[I(S1S2)]S0S2 (14)Y1＝[I(S1S2)]S0S1S2 (15)其中I表示輸入信息比特，S0、S1、S2表示相應(yīng)的延時元件1510、1512和1514的輸出，且操作符表示邏輯XOR操作。通過應(yīng)用數(shù)字邏輯的結(jié)合分布律，等式(10)和(11)可以簡化為Y0＝IS1S0(16)Y1＝IS0(17)根據(jù)示例實施例，turbo編碼器有兩級。在第一級中，幀從外部源被讀取。CRC還在第一級內(nèi)經(jīng)計算。在第二級中，幀經(jīng)編碼、截短和重復(fù)。Turbo編碼器的碼率可以為1/3或1/5。
在第二級中，在編碼器1500處接收四個比特，其中四個比特經(jīng)并行處理，以增加編碼器的吞吐量。實際上，雖然輸入比特I
:I[3]進發(fā)地送到編碼器1500，輸入信息比特的處理就如同它們被串行地送到編碼器1500。在單個系統(tǒng)時鐘周期內(nèi)，確定狀態(tài)值，即相應(yīng)的S0
:S0[4]，S1
:S1[4]，S2
:S2[4]。
圖12根據(jù)一實施例說明了交織器的操作。如說明的，交織器1300從計數(shù)器(未示出)接收輸入以遞增ADD電路1302。功能上，地址產(chǎn)生等價于將計數(shù)器值寫入存儲器存儲行陣列。行根據(jù)比特反轉(zhuǎn)或其他準則經(jīng)重新排列，且每行內(nèi)的元素根據(jù)行特定的線性疊合序列經(jīng)排列。輸出地址然后按列讀出。線性疊合序列可以給出為x(i+1)＝(x(i)+c)mod2n(18)其中，x(0)＝c和c是來自查詢表的行特定值。
繼續(xù)圖12，來自計數(shù)器值的最高位比特(MBS)被提供給加法單元1302。加法單元1302遞增計數(shù)器的MSB值，并提供結(jié)果給乘法單元1304。在一實施例中，產(chǎn)生的值經(jīng)修改，以提供只有預(yù)定數(shù)量的比特作為輸出。來自計數(shù)器值的最低位比特(LSB)信息被提供給查詢表(LUT)1308和比特反轉(zhuǎn)單元1310。LSB信息用于定址LUT 1308，其中存儲在該位置的值還可以提供給乘法單元1304。到乘法單元1304的輸入相乘且乘積提供給選擇單元1306。在一實施例中，乘法單元1304只提供乘積的部分作為到選擇單元1306的輸出，諸如乘積的LSB部分。比特反轉(zhuǎn)單元1310在計數(shù)器值的LSB部分實現(xiàn)比特反轉(zhuǎn)操作，類似于以上討論的。比特反轉(zhuǎn)單元1310的輸出被提供給選擇單元1306。根據(jù)一示例實施例，從乘法單元1304接收的選擇單元1306的輸入用作LSB部分，從比特取反單元1310接收到的輸入被用作MSB部分。選擇單元1306還確定產(chǎn)生的輸出地址是否是有效地址。如果地址無效，則選擇單元丟棄結(jié)果，其中在下一計數(shù)器遞增時生成新地址。另外的實施例可以實現(xiàn)施加在平行卷積編碼器間的其它的交織方案。
值得注意的是圖11的編碼器1500可以為無線收發(fā)機內(nèi)的多個調(diào)制器模塊共享，且因此示例實施例的編碼器每時鐘周期對多個比特編碼，因此滿足高速數(shù)據(jù)傳輸系統(tǒng)的速度要求。例如，如圖13內(nèi)說明的，編碼器1100的功能操作每時鐘周期對四個比特進行編碼，其中編碼器1100設(shè)計成對大致32μs的最大大小幀使用40MHz時鐘進行編碼。如上討論的，編碼器1100分兩級處理。在第一級內(nèi)，幀從外部源內(nèi)讀出，且計算CRC。在第二級內(nèi)，幀經(jīng)編碼、截短和重復(fù)。如在示例實施例中的描述內(nèi)使用的，幀是具有開銷部分和有效負荷部分的數(shù)據(jù)傳輸單元。
圖13是根據(jù)示例實施例的編碼器1100的操作功能說明。編碼器1100接收信息比特作為來自外部源的16比特碼字，根據(jù)一實施例，該外部源是多個隨機訪問存儲器(RAM)。五個相同副本存儲在編碼器1100內(nèi)的存儲器內(nèi)。比特然后選擇性地通過解多路復(fù)用器1130提供給并行編碼器1132。根據(jù)示例實施例，16比特從存儲器1128提供給解多路復(fù)用器1130，它為送到并行編碼器1132每次選擇4比特。并行編碼器接收4個輸入比特并生成三個輸出X、Y0和Y1。每個輸出為4比特輸出，其中并行編碼器使用遞歸處理以為每個時鐘周期生成4比特輸出。
如上討論，CRC發(fā)生器1134在第一狀態(tài)期間操作，其中在當(dāng)前被處理的分組上計算16比特CRC。分組包括有效負荷、CRC部分和尾部。一個實施例支持可變長度分組。隨著數(shù)據(jù)每時鐘周期以16比特讀出，CRC發(fā)生器1134每個周期計算CRC。在第一級結(jié)束時，CRC就緒。在該點，CRC被寫入存儲器存儲單元(MEM)1128且還寫入四個存儲器存儲設(shè)備MEM，1104到1106。而且在第一級，信息比特被提供給MEM 1104到1106。信息比特經(jīng)時鐘記錄到MEM 1104到1106，其中每時鐘周期時鐘記錄16個比特。值得注意的是示例實施例MEM1104到1106包括四個存儲器，然而，其他的實施例可以包括其它數(shù)量的存儲器。MEM 1104到1106接收來自地址發(fā)生器1124和計數(shù)器1126的尋址控制信息，地址發(fā)生器和計數(shù)器每個耦合到多路復(fù)用器1136的輸入。多路復(fù)用器1136的輸出將控制信號提供給MEM 1104到1106。地址發(fā)生器1124遞增尋址存儲四個值。在到MEM 1104到1106的寫入操作期間，MEM 1104到1106的每個接收相同的地址。在從MEM 1104到1106的讀操作中，MEM 1104到1106的每個接收不同的地址。如圖13內(nèi)說明的，MEM 1128饋給并行編碼器1132的一個，而MEM 1104到1106饋給第二并行編碼器1144。從并行編碼器1132和1144，每個提供輸出集合X、Y0和Y1，輸出比特被提供給碼元重復(fù)和截短模塊，諸如圖11內(nèi)的模塊1520。
如圖14說明的，信息比特I
:I[3]被送入編碼器1200，該編碼器類似于編碼器1500和1100。編碼器1100包括朝前看(look ahead)狀態(tài)發(fā)生器1200以對輸入信息比特I
:I[3]應(yīng)用等式(16)和(17)。朝前看狀態(tài)發(fā)生器1202生成狀態(tài)信息并將狀態(tài)S0[4]，S1[4]，S2[4]存儲在寄存器或存儲器存儲設(shè)備1204內(nèi)。狀態(tài)信息在每個系統(tǒng)時鐘周期上經(jīng)更新。在存儲的第一值前，存儲器存儲設(shè)備1204經(jīng)初始化為預(yù)定狀態(tài)值。狀態(tài)值S0
:S0[3]，S1
:S1[3]S2
:S2[3]然后被提供給多比特輸出發(fā)生器1206、1208。輸入信息比特I
:I[3]作為輸出X
:X[3]被提供。多比特輸出發(fā)生器1206生成輸出Y0
:Y0[3]，而多比特輸出發(fā)生器1208生成輸出Y1
:Y1[3]。多比特輸出發(fā)生器1206和1208基于上述等式(16)和(17)遞推計算值。
如上所述，示例實施例的地址發(fā)生提供四個讀地址給四個turbo交織器存儲器1104，...，1106。Turbo交織地址沒有可辨識模式，因此需要生成每個地址的四份副本以獲得每時鐘4比特的讀吞吐量。每個交織器存儲器1104，...，1106提供一個16比特碼字作為讀碼字；通過多個16:1多路復(fù)用器從每個16比特讀碼字中選出一個比特。在示例實施例中，每個交織器1104，..，1106耦合到相應(yīng)的多路復(fù)用器1140，...，1142。4比特(即從每個交織器1104，..，1106來的一個比特)送到第二編碼器1144。
總編碼時間是在第一級內(nèi)將比特讀入存儲器需要的時間加上第二級內(nèi)編碼需要的時間。例如考慮4096比特的幀，其中對幀編碼的合適周期數(shù)目給出為409616+40964=1280----(19)]]>因此，對于有40MHz系統(tǒng)時鐘的系統(tǒng)，4096比特幀會需要大約32μs進行編碼，這在目標的40μs編碼時段之內(nèi)。
如上所述，兩級編碼器提供在內(nèi)存儲器結(jié)構(gòu)內(nèi)駐留的整個分組。在改種結(jié)構(gòu)內(nèi)，輸入信息通過能處理四個比特的讀端口(即四讀端口)提供給編碼器。外部幀源存儲器一般是一個讀端口，且因此其它方法被用于對來自存儲器的幀直接編碼。示例實施例提供每時鐘周期的多個信息比特的遞歸處理，以在每個時鐘周期提供四個編碼后比特。
CRC發(fā)生器1134和編碼器1132和1144以大于每時鐘周期1比特的速率對數(shù)據(jù)進行操作。示例實施例整個實現(xiàn)AND-XOR樹結(jié)構(gòu)以實現(xiàn)并行處理。其它實施例可以實現(xiàn)任何可以遞歸地實現(xiàn)等式(13)、(14)和(15)的邏輯結(jié)構(gòu)。每個AND-XOR樹被給予唯一的兩維比特陣列，該陣列確定AND-XOR樹的抽頭。例如，考慮編碼器1132、1144，其中每個包括一個內(nèi)部3比特狀態(tài)，對于一致校驗比特輸出，即Y0，Y1有不同的XOR抽頭。每個編碼器1132、1144在并行實現(xiàn)內(nèi)每時鐘周期對4比特編碼，其中1/3速率編碼器會每時鐘生成12個數(shù)據(jù)比特，即4X比特，4Y0比特，4Y1比特。每個輸出比特取決于所有的4個輸入比特以及當(dāng)前狀態(tài)。每個編碼器包括3個AND-XOR樹，這些樹生成下兩組的4比特輸出值以及下一3比特狀態(tài)。X輸出直接從輸入被提供給編碼器，且不通過AND-XOR樹提供。
在示例實施例中，每時鐘周期需要多個合法地址。根據(jù)示例實施例，多個地址包括四個地址。四個獨立電路用于生成四個獨立的讀地址。對于編碼器1144，每時鐘周期使用4個輸入比特。這4個輸入比特來自4個幀存儲器內(nèi)的不同交織器地址位置，因此4個地址發(fā)生器提供4個地址。
作為圖11的編碼器1502(以及1552)實現(xiàn)的遞歸操作的示例，該操作在圖14的特定操作內(nèi)詳述，現(xiàn)在考慮以下應(yīng)用。生成并存儲在元件1510、1512和1514內(nèi)的狀態(tài)被相應(yīng)標識為S0，S1和S2。在給定的迭代上的每個狀態(tài)的計算由以下等式確定。
S0[n+1]＝I[n]S1[n]S2[n] (20)S1[n+1]＝S0[n] (21)S2[n+1]＝S1[n] (22)其中，n是迭代索引。編碼器1500接收輸入I
，該輸入對應(yīng)在迭代0時的輸入。對應(yīng)地，元件1510、1512和1514的每個經(jīng)初始化為S0
，S1
和S2
。在該情況下，對于迭代n＝1，等式實現(xiàn)為S0[1]＝I
S1
S2
(23)S1[1]＝S0
(24)S2[1]＝S1
(25)其中輸入值和狀態(tài)值對應(yīng)n＝0(在初始時)。類似地，在迭代n＝2時，從迭代n＝1來的值被存儲在元件1510、1512和1514內(nèi)，且用于計算狀態(tài)值S0[2]＝I[1]S1[1]S2[1] (26)S1[2]＝S0[1] (27)S2[2]＝S1[1] (28)使用先前生成的值和關(guān)系式，等式(26)、(27)和(28)得出S0[2]＝I[1]S1[1]S2[1] (29)S0[2]＝I[1]S0
S1
(30)S1[2]＝S0[1] (31)S1[2]＝I
S1
S2
(32)S2[2]＝S1[1] (33)S2[2]＝S0
(34)n＝3的迭代結(jié)果給出為
S0[3]＝I[2]S1[2]S2[2] (35)S0[3]＝I[2](I
S1
S2
)S0
(36)S1[3]＝S0[2](37)S1[3]＝I[1]S0
S1
(38)S2[3]＝S1[2](39)S2[3]＝I
 S1
S2
(40)類似地，n＝4的迭代結(jié)果給出為S0[4]＝I[3]S1[3]S2[3] (41)S0[4]＝I[3](I[1]S0
S1
)(I
S1
S2
) (42)S0[4]＝I
(I[1]I[3]S0
)S2
(43)S1[4]＝S0[3](44)S1[4]＝I[2]I
S1
S2
S0
(45)S2[4]＝S1[3](46)S2[4]＝I[1]S0
S1
(47)值得注意的是，一些迭代的結(jié)果產(chǎn)生類似的狀態(tài)計算關(guān)系，可以在編碼器設(shè)計和操作中利用該關(guān)系。
繼續(xù)編碼器1100的操作，在第一級內(nèi)，編碼器內(nèi)的存儲器用在相同存儲器地址處的相同數(shù)據(jù)被寫入。在第二級中，存儲器獨立地在不同地址處被讀取。
回到圖12，圖12的電路每時鐘周期生成一個地址。輸入計數(shù)器是二的冪，因此可能生成一些地址，這些地址在turbo交織器塊大小定義的范圍之外。無效的地址被地址發(fā)生器檢測并跳過。管道寄存器可以在地址發(fā)生電路的中間被插入以增加操作速度。
根據(jù)一實施例的turbo交織器地址發(fā)生電路1400在圖15內(nèi)經(jīng)說明。啟用信號和分組大小指示符被提供給地址指針1402。地址指針1402的輸出被提供給并行電路路徑，并提供給用于實現(xiàn)地址值的LUT 1404、1454。附加單元1406、1456相應(yīng)地向從LUT 1404、1454的每個接收到的2比特加入1比特。附加單元1406、1456的輸出被相應(yīng)地提供給地址1408、1458。加入操作的結(jié)果然后被提供給多路復(fù)用器1410、1460。啟用信號被提供給多路復(fù)用器1410、1460的每個，這些多路復(fù)用器每個生成12比特。多路復(fù)用器1410、1460的輸出被提供給延時元件1412、1462，其輸出反饋到加法器1408、1458。延時元件1412、1462的輸出被提供給包括turbo編碼器LUT 1414、1464的延時元件的網(wǎng)絡(luò)。延時元件1412、1462的輸出的7 MSB被提供給延時元件1416、1466。5 LSB被提供給LUT 1414、1464以及延時元件1420、1470。延時元件1416和1418的輸出耦合到乘法器的輸入，而乘法器耦合到延時元件1422。延時元件1466、1468的輸出耦合到乘法器門的輸入，該乘法器門耦合到延時元件1472。延時元件1420的輸出耦合到比特反轉(zhuǎn)單元1424。延時元件1470的輸出耦合到比特反轉(zhuǎn)單元1474。每個路徑最終被提供給相應(yīng)的延時元件1426、1476。
根據(jù)一實施例，有效的地址被分成四個組。得到有效地址的每個計數(shù)器值被確定，還確定導(dǎo)致無效地址的計數(shù)器值。計數(shù)器值到地址的映射存儲在LUT1404、1405內(nèi)。對于每個單個的LUT，當(dāng)計數(shù)器值增加到對應(yīng)無效地址的值時，LUT輸出合適的偏置值以提供對應(yīng)有效地址的下一計數(shù)器值。這樣，地址發(fā)生器只生成有效地址。處理避免了不需要的地址計算，即之后被丟棄的無效地址的計算。
圖15的地址發(fā)生電路可以應(yīng)用到諸如圖16的編碼器1600的編碼器配置上。編碼器1600響應(yīng)提供要被編碼的幀的外部存儲器。輸入數(shù)據(jù)被復(fù)制五份且每份被存儲在存儲器1622、1624、1626、1628和1630的每個中，即相應(yīng)的MEM 1、MEM 2、MEM 3、MEM 4和MEM 5。MEM 1提供4個順序比特給編碼器1650。MEM 1內(nèi)的地址被按順序訪問。編碼器1650為X、Y0和Y1的每個提供4比特輸出。
地址發(fā)生器1632、1634、1636和1638相應(yīng)耦合到MEM 2、MEM 3、MEM 4、MEM 5。MEM 2、MEM 3、MEM 4和MEM 5每個提供一個比特給編碼器1652。編碼器1652還為X、Y0和Y1的每個提供4個比特輸出。
地址發(fā)生器1632、1634、1636和1638為每個相關(guān)的存儲器生成唯一地址位置序列。例如，在一方案中，地址發(fā)生器1632生成地址位置0、4、8等；地址發(fā)生器1634生成地址位置1、5、9等；地址發(fā)生器1638生成地址位置3、7、11等。當(dāng)生成的地址超過交織器的塊大小時，地址發(fā)生器跳過該地址。
圖17說明方法2000，用于為用在并行turbo編碼器內(nèi)的交織生成地址。方法在步驟2002遞增計數(shù)器。計數(shù)器值用于在turbo編碼器內(nèi)的交織輸入數(shù)據(jù)生成地址，諸如在圖16內(nèi)說明的實施例。在判決菱形2004處，計數(shù)器值然后經(jīng)檢查以確定計數(shù)器值是否會導(dǎo)致無效地址。無效地址經(jīng)預(yù)定，其中對應(yīng)無效地址的計數(shù)器值被存儲在存儲器存儲設(shè)備內(nèi)。無效地址是大于數(shù)據(jù)分組大小的地址。如果計數(shù)器值會導(dǎo)致無效地址，則過程繼續(xù)到步驟2006以調(diào)整計數(shù)器值到下一有效地址。否則處理繼續(xù)到步驟2008以基于計數(shù)器值生成地址，或者是原始生成或者經(jīng)調(diào)整。如果分組在判決菱形2010處完成，則處理中止。否則處理回到步驟2002。
本發(fā)明提供了一種對多個比特進行并行編碼的方法，使用處理多個輸出的遞歸方法。在每個時鐘周期內(nèi)，編碼器處理多個比特并生成輸出，該輸出與在常規(guī)卷及編碼器內(nèi)按順序生成的一致。在一實施例中，輸入數(shù)據(jù)被存儲在多個存儲器存儲單元內(nèi)，這些單元每個經(jīng)唯一定址以提供數(shù)據(jù)給兩個并行的編碼器，例如實現(xiàn)turbo編碼器。
因此，示出了一種新穎的且經(jīng)改善的方法和裝置，用于對多個數(shù)據(jù)比特并行進行編碼，使用處理多個輸出的遞歸方法。使用多個存儲器存儲設(shè)備為交織操作生成地址，其中使用計數(shù)器生成交織器地址，并提供映射以標識無效地址。本領(lǐng)域內(nèi)的技術(shù)人員可以理解信息和信號可能使用各種不同的科技和技術(shù)表示。例如，上述說明中可能涉及的數(shù)據(jù)、指令、命令、信息、信號、比特、碼元和碼片最好由電壓、電路、電磁波、磁場或其粒子、光場或其粒子、或它們的任意組合來表示。這里揭示的結(jié)合這里描述的實施例所描述的各種說明性的邏輯框、模塊、電路和算法步驟可以用電子硬件、計算機軟件或兩者的組合來實現(xiàn)。為清楚地說明硬件和軟件的可互換性，各種說明性的組件、方框、模塊、電路和步驟一般按照其功能性進行闡述。這些功能性究竟作為硬件或軟件來實現(xiàn)取決于整個系統(tǒng)所采用的特定的應(yīng)用程序和設(shè)計。技術(shù)人員可以以多種方式對每個特定的應(yīng)用實現(xiàn)描述的功能，但該種實現(xiàn)決定不應(yīng)引起任何從本發(fā)明范圍的偏離。各種用在此的說明性實施例揭示的邏輯塊、模塊和電路的實現(xiàn)或執(zhí)行可以用通用處理器、數(shù)字信號處理器(DSP)或其它處理器、應(yīng)用專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或其它可編程邏輯器件、離散門或晶體管邏輯、諸如寄存器和FIFO的離散硬件組件或任何以上的組合以實現(xiàn)在此描述的功能。通用處理器最好是微處理器，然而或者，處理器可以是任何常規(guī)的處理器、控制器、微控制器或狀態(tài)機。在此用實施例揭示的方法步驟或算法可能直接以硬件、處理器執(zhí)行的軟件模塊或兩者的組合來執(zhí)行。軟件模塊可以駐留于RAM存儲器、快閃(flash)存儲器、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可移動盤、CD-ROM、或本領(lǐng)域中已知的其它任意形式的存儲媒體中。一示范處理器最好耦合到處理器使處理器能夠從存儲介質(zhì)讀取寫入信息。或者，存儲介質(zhì)可能整合到處理器。處理器和存儲介質(zhì)可駐留于應(yīng)用專用集成電路ASIC中。ASIC可以駐留于電話或其他用戶終端內(nèi)。或者，處理器和存儲介質(zhì)可以駐留于用戶終端的離散元件中。上述優(yōu)選實施例的描述使本領(lǐng)域的技術(shù)人員能制造或使用本發(fā)明。處理器可以實現(xiàn)為DSP和微處理器的組合或結(jié)合兩個DSP內(nèi)核的微處理器等。
在此描述并示出了本發(fā)明的最優(yōu)實施例。對于領(lǐng)域內(nèi)的技術(shù)人員很明顯可以對揭示的實施例進行各種修改，而不偏離本發(fā)明的原理或范圍。因此，本發(fā)明并不限于此，而是根據(jù)以下的權(quán)利要求書。
權(quán)利要求
1.一種在無線通信系統(tǒng)內(nèi)為編碼器的交織器生成地址的方法，其特征在于包括確定對應(yīng)第一有效地址的第一計數(shù)器值；從第一計數(shù)器值生成第一有效地址；確定第二計數(shù)器值，第二技術(shù)器值對應(yīng)第二有效地址；以及基于第二計數(shù)器值生成第二有效地址。
2.如權(quán)利要求1所述的方法，其特征在于第一計數(shù)器值和第二計數(shù)器值包括在對應(yīng)有效地址的計數(shù)器值集合內(nèi)。
3.如權(quán)利要求2所述的方法，其特征在于生成一地址包括將偏移加入計數(shù)器值。
4.如權(quán)利要求2所述的方法，其特征在于確定第二計數(shù)器值包括將計數(shù)器偏移值加入第一計數(shù)器值。
5.如權(quán)利要求4所述的方法，其特征在于計數(shù)器值集合存儲在存儲器存儲設(shè)備內(nèi)，每個存儲的計數(shù)器值有對應(yīng)的計數(shù)器偏移值。
6.一種在無線通信系統(tǒng)內(nèi)交織器的地址發(fā)生裝置，其特征在于包括一裝置，確定對應(yīng)第一有效地址的第一計數(shù)器值；一裝置，從第一計數(shù)器值生成第一有效地址；一裝置，確定第二計數(shù)器值，第二計數(shù)器值對應(yīng)第二有效地址；以及一裝置，基于第二計數(shù)器值生成第二有效地址。
7.如權(quán)利要求6所述的裝置，其特征在于用于生成第二計數(shù)器值的裝置將偏移計數(shù)器值加入第一計數(shù)器值。
8.無線通信系統(tǒng)內(nèi)用于交織器的地址發(fā)生裝置，其特征在于包括計數(shù)器；以及多個地址發(fā)生器，每個耦合到計數(shù)器，多個地址發(fā)生器的每個包括耦合到計數(shù)器的存儲器存儲設(shè)備，存儲帶有對應(yīng)計數(shù)器偏移值的多個計數(shù)器值；以及耦合到存儲器存儲設(shè)備的第二計數(shù)器，用于將計數(shù)器偏移值加入先前生成的地址。
9.如權(quán)利要求8所述的裝置，其特征在于第二計數(shù)器包括加法器，帶有耦合到存儲器存儲設(shè)備的第一輸入；多路復(fù)用器，其第一輸入耦合到加法器的輸出，其第二輸入耦合到預(yù)確定的初始化值；以及第二存儲器存儲設(shè)備，耦合到多路復(fù)用器的輸出，且其輸出耦合到加法器的第二輸入。
10.如權(quán)利要求9所述的裝置，其特征在于還包括添加電路，耦合在存儲器存儲設(shè)備和第二計數(shù)器間，其中添加電路將預(yù)定值添加到存儲器存儲設(shè)備輸出。
11.如權(quán)利要求10所述的裝置，其特征在于第一存儲器存儲設(shè)備是查詢表。
12.一數(shù)據(jù)編碼器，其特征在于還包括多個存儲器，用于存儲串行輸入信息比特；多個交織器，用于對輸入信息比特擾碼；第一編碼器，耦合到第一存儲器，第一編碼器用于對串行輸入信息比特進行編碼；以及第二編碼器，耦合到多個存儲器，第二編碼器用于對交織的輸入信息比特編碼。
13.如權(quán)利要求12所述的數(shù)據(jù)編碼器，其特征在于第一編碼器和第二編碼器處理每系統(tǒng)時鐘周期的多個比特。
14.如權(quán)利要求13所述的數(shù)據(jù)編碼器，其特征在于第一編碼器和第二編碼器包括多個AND-XOR樹。
15.如權(quán)利要求14所述的數(shù)據(jù)編碼器，其特征在于第一編碼器和第二編碼器遞歸處理多個比特。
16.一種對數(shù)據(jù)編碼的方法，其特征在于包括接收多個輸入比特；基于多個輸入比特計算第一狀態(tài)值集合；以及使用第一狀態(tài)集合和多個輸入比特生成第一編碼后輸出值集合。
17.如權(quán)利要求16所述的方法，其特征在于第一狀態(tài)值集合存儲在存儲器存儲設(shè)備中。
18.如權(quán)利要求17所述的方法，其特征在于還包括基于多個輸入比特和第一狀態(tài)值集合生成第二狀態(tài)值集合，其中生成第一編碼后輸入值集合使用第一狀態(tài)值集合、第二狀態(tài)值集合以及多個輸入比特。
19.如權(quán)利要求18所述的方法，其特征在于還包括提供多個輸入比特作為第一輸出集合。
20.一編碼數(shù)據(jù)的方法，其特征在于包括接收多個輸入比特；以及在單個系統(tǒng)時鐘周期內(nèi)基于多個輸入比特計算第一狀態(tài)值集合；基于多個輸入比特和第一狀態(tài)值集合計算第二狀態(tài)值集合；基于多個輸入比特以及第一和第二狀態(tài)值集合計算第三狀態(tài)值集合；以及基于第一、第二和第三狀態(tài)值集合生成編碼后的輸出集合。
21.如權(quán)利要求20所述的方法，其特征在于還包括在存儲器存儲設(shè)備內(nèi)存儲第三狀態(tài)值集合。
22.如權(quán)利要求21所述的方法，其特征在于還包括接收第二多個輸入比特；在單個系統(tǒng)時鐘周期期間基于第二多個輸入比特和第三狀態(tài)值集合計算第四狀態(tài)值集合；基于第二多個輸入比特和第四狀態(tài)值計算第五狀態(tài)值集合；基于第二多個輸入比特和第四和第五狀態(tài)值集合計算第六狀態(tài)值集合；以及基于第四、第五和第六狀態(tài)值生成編碼后輸出的第二集合。
23.一編碼裝置，其特征在于包括一朝前看(lookahead)狀態(tài)發(fā)生器，用于在一個系統(tǒng)時鐘周期內(nèi)響應(yīng)于接收到的多個輸入比特生成多個狀態(tài)值；第一輸出發(fā)生器，耦合到朝前看狀態(tài)發(fā)生器，第一輸出發(fā)生器用于響應(yīng)于多個狀態(tài)值輸出一輸出值集合；以及第二輸出發(fā)生器，耦合到朝前看狀態(tài)發(fā)生器，第二輸出發(fā)生器用于響應(yīng)于多個狀態(tài)值輸出第二輸出值集合
24.如權(quán)利要求23所述的方法，其特征在于第一輸出發(fā)生器根據(jù)下式生成輸出值集合Y0＝IS1S0其中S0和S1是朝前看狀態(tài)發(fā)生器生成的多個狀態(tài)值內(nèi)的狀態(tài)，I是多個輸入比特的一個輸入比特。
25.如權(quán)利要求24所述的編碼器裝置，其特征在于第二輸出發(fā)生器根據(jù)下式生成第二輸出值集合Y1＝IS0。
26.用于對數(shù)據(jù)編碼的裝置，其特征在于包括一裝置，用于接收多個輸入比特；以及一裝置，用于基于多個輸入比特計算第一狀態(tài)值集合；一裝置，用于基于多個輸入比特和第一狀態(tài)值集合計算第二狀態(tài)值集合；一裝置，用于基于多個輸入比特以及第一和第二狀態(tài)值集合計算第三狀態(tài)值集合；以及一裝置，用于在單個系統(tǒng)時鐘周期內(nèi)基于第一、第二和第三狀態(tài)值集合生成編碼后的輸出集合。
27.一裝置，其特征在于包括數(shù)據(jù)處理單元；以及存儲器存儲設(shè)備用于存儲多個計算機可讀指令，所述指令用于接收多個輸入比特；以及在單個系統(tǒng)時鐘周期內(nèi)基于多個輸入比特計算第一狀態(tài)值集合；基于多個輸入比特和第一狀態(tài)值集合計算第二狀態(tài)值集合；基于多個輸入比特以及第一和第二狀態(tài)值集合計算第三狀態(tài)值集合；以及基于第一、第二和第三狀態(tài)值集合生成編碼后的輸出集合。
全文摘要
用于對多個比特并行編碼的方法和裝置，其中輸出遞歸地被生成。在每個時鐘周期內(nèi)，編碼器(1500)處理多個比特，并生成與在常規(guī)卷積編碼器內(nèi)的多個時鐘周期上按順序生成的多個比特一致的輸出。在一實施例中，輸入數(shù)據(jù)存儲在多個存儲器存儲單元(1104到1106)中，這些單元的每個唯一經(jīng)定址以將數(shù)據(jù)提供給并行編碼器。
文檔編號H04L1/00GK1618175SQ02827960
公開日2005年5月18日 申請日期2002年12月12日 優(yōu)先權(quán)日2001年12月14日
發(fā)明者J·Y·赫特, M·A·海華德, R·J·?？怂?申請人:高通股份有限公司