專利名稱：一種實現時隙復用解復用的方法
技術領域：
本發(fā)明涉及時分復用(TDM)技術，尤其是指一種實現時隙復用解復用的方法。
為了達到上述目的，本發(fā)明提供了一種實現時隙復用解復用的方法，其關鍵在于該方法包括以下步驟在進行碼流速率轉換時，先將成幀的碼流信號以時隙為單位順序寫入雙端口隨機存儲器；至少緩存兩個時隙后，以時隙為單位從雙端口隨機存儲器中讀出。
當碼流速率由低速向高速轉換時，該方法進一步包括以下步驟在低速時鐘信號的驅動下，以時隙為單位將兩條以上低速成幀的碼流信號順序寫入寫地址信號所指定的雙端口隨機存儲器的數據單元；至少緩存兩個時隙后，在高速時鐘信號的驅動下，以時隙為單位從讀地址信號所指定的雙端口隨機存儲器的數據單元中讀出一條高速碼流信號，經整形后輸出。
當碼流速率由高速向低速轉換時，該方法進一步包括以下步驟在高速時鐘信號的驅動下，以時隙為單位將一條成幀的高速碼流信號連續(xù)寫入寫地址信號所指定的雙端口隨機存儲器的數據單元中；至少緩存兩個時隙后，在低速時鐘信號的驅動下，以時隙為單位從讀地址信號所指定的雙端口隨機存儲器的數據單元中順序讀出兩條以上的低速碼流信號并輸出。
其中，所述的寫入或讀出順序為依次輪流寫入或讀出每條低速碼流信號的各個時隙。
在上述的速率轉換的過程中還要對讀出的碼流信號進行合成，輸出具有時隙延遲的成幀信號，同時需要對該輸出信號進行時隙調整，該調整過程包括以下步驟預先設置時隙交換芯片；將從復用解復用電路輸出的碼流輸入該時隙交換芯片，并將該碼流信號存儲于時隙交換芯片的存儲器中；在控制信號的作用下，先讀出碼流信號存在延遲的時隙，然后再從前面依次讀出其余的時隙后，以標準幀格式輸出成幀的碼流信號。
上述的速率轉換的過程中寫地址信號產生的寫入地址和讀地址信號產生的讀出地址的變化規(guī)律的設置都是固定的。其中，寫入地址的變化規(guī)律是兩個連續(xù)的8..F和兩個連續(xù)的0..7間隔循環(huán)出現。讀出地址的變化規(guī)律是0..F循環(huán)出現。
本發(fā)明是通過對碼流信號采用緩存2個時隙的方式，利用邏輯器件內部的DPRAM來實現時隙的復用解復用。本發(fā)明所提供的方法具有以下優(yōu)點(1)由于對碼流信號采用緩存2個時隙的方式，可直接利用邏輯器件內部的DPRAM來實現時隙的復用解復用，與傳統(tǒng)的緩存一幀的方式相比大大節(jié)省了DPRAM資源。
(2)本發(fā)明僅利用邏輯器件內部的DPRAM來實現時隙的復用解復用，而無需單獨外掛存儲器，這樣既降低了器件成本和電路設計的復雜度，也省去了外掛存儲器與邏輯器件之間的信令傳輸。
(3)在進行復用和解復用的過程中，對成幀的碼流信號緩存2個時隙后，再以標準的幀格式輸出，不但保持了成幀的一致性，而且只需對復用和解復用部分的硬件電路進行較小的改動，而無需修改碼流轉換過程中其他部分的電路及軟件，使其在不改變碼流轉換整體設計方案的基礎上，大幅降低了存儲資源的占用，進而提高了該系統(tǒng)的性能價格比。
具體實施例方式
下面結合附圖和具體實施例來做進一步詳細說明。
在一個通信系統(tǒng)中，由于板內信號要以較低的速率傳輸，而板間信號的傳輸速率要很高，所以常常需要進行碼流速率的轉換。本發(fā)明的基本思想是把輸入的碼流信號先順序寫入DPRAM，緩存至少2個時隙的數據后，再控制讀出，來實現時隙的復用解復用。該方法操作簡單、占用的邏輯資源少，使用方便。


圖1示出了復用解復用的邏輯電路總體設計框圖。
首先從總體結構進行描述，復用解復用邏輯電路主要包括HW模塊101、高端地址產生模塊102、低端地址產生模塊103和時鐘模塊104。
其中，HW模塊101與高速碼流信號UHW_HIGH 105、DHW_HIGH 106以及低速碼流信號UHW_LOW(0)...UHW_LOW(m)107、DHW_LOW(0)...DHW_LOW(m)108直接相連，在上行方向，即低速碼流信號->高速碼流信號，暫存DHW_HIGH 106的至少2個時隙，在下行方向，即高速碼流信號->低速碼流信號，分別暫存m條UHW_LOW(0)...UHW_LOW(m)107的各1個時隙。其中，m是2的n次冪。
高端地址產生模塊102控制HW模塊101中的DPRAM對高速碼流信號的讀寫。
低端地址產生模塊103控制HW模塊101中的DPRAM對低速碼流信號的讀寫。
時鐘模塊104為高端地址產生模塊102和低端地址產生模塊103提供所需的時鐘信號。
下面以1條16M碼流和2條8M碼流之間的轉換為例，來詳細說明實現復用解復用的思路和方法。在本實施例中，時隙復用解復用的電路采用XCS40XLPQ240-4芯片。
圖2示出了復用解復用邏輯的信號組成框圖。其中HW16M_CLK 201、HW16M FS 202和HW8M_CLK 203、HW8M_FS 204分別是16M碼流和8M碼流的幀同步和時鐘信號。該框圖中外部接口信號的詳細描述參見表1。從表中可以看出各接口信號的名稱，信號流向以及功能描述。

表圖3示出了復用解復用的邏輯電路原理圖為圖1所示總體設計框圖的一個特例，從圖中可看出上述復用解復用邏輯的內 組成。
該復用解復用邏輯電路主要包括HW模塊301、HW16M CLKRE 302、HW8M CLKRE 303和時鐘模塊304。
其中，HW模塊301與16M碼流信號UHW_16M0 305、DHW_16M0 306以及8M碼流信號UHW2_8M0(0)307、UHW2_8M0(1)309、DHW2_8M0(O)308、DHW2_8M0(1)310直接相連，在上行方向，即8M->16M，暫存16M碼流的2個時隙，在下行方向，即16M->8M，分別暫存2條8M碼流的各1個時隙。
HW16M_CLKRE 302控制HW模塊301中的DPRAM對16M碼流信號的讀寫。
HW8M_CLKRE303控制HW模塊201中的DPRAM對8M碼流信號的讀寫。
時鐘模塊304為HW16M_CLKRE 302和HW8M_CLKRE 303提供所需的時鐘信號。
圖4示出了每個HW模塊的結構框圖，該模塊主要包括2個2×16的DPRAM401和同步(SYNC)模塊402。其中，每個2×16的DPRAM 401是由2個1×16的DPRAM模塊組合而成。DPRAM 401由特定的邏輯工具自動生成，可以自動生成一個邏輯模塊如存儲器等。在HW模塊中可以進行碼流信號時隙的復用和解復用處理。這兩個處理過程分別由復用邏輯模塊和解復用邏輯模塊來完成。以下分別說明這兩個邏輯模塊的組成及其功能。
圖5示出了復用邏輯模塊的組成框圖。復用邏輯模塊的組成包括DPRAM501、寫入地址產生模塊(MUXW4_WADDR)502、讀出地址產生模塊(MUXR4_RADDR)503、選擇器(SEL2)504、控制開關(MUX_CTRL)505和SYNC 506。
其中，DPRAM 501是雙口RAM，深度為1×16BIT，按8M的時鐘(下降沿)寫入，按16M的時鐘(下降沿)讀出。
MUXW4_WADDR 502產生DPRAM 501的寫入地址、寫使能信號(4BIT寬)，寫入的地址在8M時鐘(上升沿)激勵下增加。寫使能信號一直有效，寫入時鐘為HW8M_CLK。寫入地址的變化規(guī)律固定設置為0...F 0...F...，即令寫入地址的0..F循環(huán)出現。
MUXR4_RADDR 503產生DPRAM 501的讀出地址(4BIT寬)，在16M時鐘(下降沿)激勵下增加。讀出地址的變化規(guī)律固定設置為8..F 8..F 0...7 0...78...F...，即令讀出地址中兩個連續(xù)的8..F和兩個連續(xù)的0..7間隔循環(huán)出現。
SEL2 504是選擇器，MUX_CTRL 505產生按時隙復用的選擇器的地址信號。SEL2 504根據MUX_CTRL 505產生的地址信號來選擇輸入的2條8M碼流的輸出順序，使其復用成的1條16M碼流滿足按時隙復用的格式。
SYNC 506把從SEL2 504輸出的信號，設計為比應該出現的信號早半個16M時鐘的周期，用16M時鐘的上升沿對此信號進行調整，可以消除中間過程的延時及組合邏輯產生的毛刺。
圖6示出了解復用邏輯模塊的組成框圖。解復用模塊的組成包括DPRAM601、寫入地址產生模塊(DMUXW4_ADDR)602、讀出地址產生模塊(DMUXR4_ADDR)603和SYNC 604。
其中，DPRAM 601是雙端口RAM，深度為16X1BIT，按16M時鐘(下降沿)寫入，按8M的時鐘(下降沿)讀出。
DMUXW4_ADDR 602產生DPRAM 601的寫入地址(4BIT寬)、寫使能信號。寫入地址在16M時鐘(上升沿)激勵下增加，寫使能信號為16M碼流的時隙指示信號，其寬度為16M碼流8個BIT，從上升沿開始。寫入時鐘為HW16M_CLK。寫入地址的變化規(guī)律固定設置為8..F 8..F 0...7 0...7 8...F....，即令讀出地址中兩個連續(xù)的8..F和兩個連續(xù)的0..7間隔循環(huán)出現。
DMUXR4_ADDR 603產生DPRAM 601的讀出地址(4BIT寬)，在8M時鐘(下降沿)激勵下增加。讀出地址的變化規(guī)律固定設置為0..F 0..F....，即令寫入地址的0..F循環(huán)出現。
SYNC 604把從DPRAM 601讀出的信號，設計為比應該出現的信號早半個8M時鐘的周期，用8M時鐘的上升沿對此信號進行調整，可以消除中間過程的延時及組合邏輯產生的毛刺。
在讀寫過程中，將地址變化規(guī)律固定設置為上述值的好處為對于2個1×16的DPRAM，在復用過程中，當2條8M碼流的比特數據流被寫入2個1×16 DPRAM的前面8位時，2個1×16的DPRAM的后面8位，同時被讀出到1條16M碼流的比特數據流上，如此，不會發(fā)生存儲單元讀寫沖突的情況，解復用過程也類似。
下面結合圖3來具體介紹復用和解復用的工作流程。在本實施例中，寫地址信號所產生的寫入地址是DPRAM的低8位數據單元，讀出地址信號所產生的讀出地址是DPRAM的高8位數據單元。
復用的工作流程如下在時鐘模塊304產生的8M時鐘驅動下，由HW8M_CLKRE 303產生對DPRAM的寫地址信號(MUXW4_ADDR)控制2條成幀的8M碼流信號DHW2_8M0(0)308和DHW2_8M0(1)310的比特流，使其以2個時隙為單位不斷寫入寫地址信號所指定的2個1×16的DPRAM的低8位單元，其是順序寫入DHW2_8M0(0)308的1個時隙和DHW2_8M0(1)310的1個時隙，即DHW2_8M0(0)308的時隙0和DHW2_8M0(1)310的時隙1，將其緩存于DPRAM中，然后在寫入DHW2_8M0(0)308時隙2和DHW2_8M0(1)310時隙3的同時，在時鐘模塊304產生的16M時鐘驅動下，由HW16M_CLKRE302產生對DPRAM的讀地址信號(DMUXW4_ADDR)和復用控制選擇信號(MUX_CTRL)來控制，從2個1×16的DPRAM中，以2個時隙為單位把讀地址信號所指定的2個1×16的DPRAM的高8位單元中的比特流順序讀出，經過SYNC模塊去除毛刺，如此順序寫入的碼流信號經緩存后再連續(xù)讀出，然后經過合成就形成1條成幀的16M碼流信號DHW_16M0 306并將其輸出。
解復用的工作流程如下在時鐘模塊304產生的16M時鐘驅動下，由HW16M_CLKRE 302產生對DPRAM的寫地址信號(DMUXW4_ADDR)和寫使能控制信號(DMUXW2_EN)控制1條成幀的16M碼流信號UHW_16M0 305的比特流，使其以2個時隙為單位不斷寫入寫地址信號所指的2個1×16的DPRAM的低8位數據單元中，即先寫入UHW_16M0 305的時隙0和時隙1，將其緩存于DPRAM中，然后在寫入16M碼流信號UHW_16M0 305的比特流的時隙2和時隙3的同時，在時鐘模塊304產生的8M時鐘驅動下，由HW8M_CLKRE 303產生的對DPRAM的讀地址信號(DMUXR4_ADDR)來控制，從2個1×16的DPRAM中，以2個時隙為單位把讀地址信號所指的高8位數據單元中的比特流讀出，即讀出時隙0和時隙1，并分別分配給UHW2_8M0(0)307和UHW2_8M0(1)309，如此，不斷寫入的碼流信號經緩存后順序讀出，再經過合成就分別形成2條成幀的8M碼流信號UHW2_8M0(0)307和UHW2_8M0(1)309并輸出。
在上述復用和解復用過程中，也可以1個時隙為單位對碼流信號進行寫入或讀出操作。
圖7示出了復用解復用邏輯的時鐘對應關系圖，其中，HW_16M_CLK的時鐘頻率為16M，HW_8M_CLK的時鐘頻率為8M，該圖體現了8M碼流和16M碼流的時鐘信號時序關系。
圖8示出了復用解復用邏輯的時序框圖，該圖說明了復用和解復用的工作原理，即復用和解復用前后時隙是如何變化的。從圖中可看出，2條8M的碼流S0、S1，時隙編號為TS0、TS1、......、TS127，復用到1條16M的碼流N，其時隙編號為TS0、TS1、......、TS255，或反之。復用的時隙對應關系參見表2，比如8M碼流S0的TS0時隙經過復用后成為16M碼流的TS2時隙，這2個時隙的延時是由于16M碼流需緩存2個時隙，才能由8M碼流中取出而產生的，因此，相對16M碼流來說，信號延遲了2個時隙，解復用的時隙對應關系參見表3，比如16M碼流TS0時隙經過解復用后成為8M碼流S0的TS1時隙，這1個時隙的延時是由于8M碼流需緩存1個時隙，才能由16M碼流中取出而產生的，因此，相對8M碼流來說，信號延遲了1個時隙。

表2

表3
由于上述的延遲會引起時隙關系的變化，本發(fā)明通過時隙調整來抵消這種變化。
圖9和圖10分別示出了復用解復用的時隙調整前后的示意圖和實現原理圖。其中，碼流901為調整前8M0(0)的時隙排列，碼流902為調整前8M0(1)的時隙排列，碼流903為調整后成幀信號的時隙排列，8M0(0)的碼流信號包含一幀中奇數序號的時隙，8M0(1)包含一幀中偶數序號的時隙，經過調整后，從圖9可看出，碼流903中時隙0至255之間的排列規(guī)律已不存在時隙的延遲現象。其具體的時隙調整的過程是這樣的時隙調整是在時隙交換芯片1001中實現的，該芯片1001與復用和解復用的邏輯電路1002相連，其內部配置有存儲器，當碼流速率由低速向轉換時，將存在時隙延時的8M碼流信號順序輸入存儲器中，在芯片中控制信號的作用下，先將8M0(0)的0時隙和8M0(1)的1時隙讀出，然后再從8M0(0)的2時隙和8M0(1)的3時隙開始依次輪流讀出，這樣就得到了沒有時隙延遲的成幀信號。當碼流速率由高速向低速轉換時，時隙交換芯片也同樣對16M碼流信號進行時隙調整，調整過程類似。
本實施例中以將數據碼流緩存2個時隙的方式進行說明的，在實際應用中可根據具體資源和用戶需求情況，選擇緩存2個時隙至一幀的方式來進行復用解復用的處理。
以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。
權利要求
1.一種實現時隙復用解復用的方法，其特征在于該方法包括以下步驟在進行碼流速率轉換時，先將成幀的碼流信號以時隙為單位順序寫入雙端口隨機存儲器；至少緩存兩個時隙后，以時隙為單位從雙端口隨機存儲器中讀出。
2.根據權利要求1所述的實現時隙復用解復用方法，其特征在于當碼流速率由低速向高速轉換時該方法進一步包括以下步驟在低速時鐘信號的驅動下，以時隙為單位將兩條以上低速成幀的碼流信號順序寫入寫地址信號所指定的雙端口隨機存儲器的數據單元；至少緩存兩個時隙后，在高速時鐘信號的驅動下，以時隙為單位從讀地址信號所指定的雙端口隨機存儲器的數據單元中讀出一條高速碼流信號，經整形后輸出。
3.根據權利要求1所述的實現時隙復用解復用的方法，其特征在于當碼流速率由高速向低速轉換時該方法進一步包括以下步驟在高速時鐘信號的驅動下，以時隙為單位將一條成幀的高速碼流信號連續(xù)寫入寫地址信號所指定的雙端口隨機存儲器的數據單元中；至少緩存兩個時隙后，在低速時鐘信號的驅動下，以時隙為單位從讀地址信號所指定的雙端口隨機存儲器的數據單元中順序讀出兩條以上的低速碼流信號并輸出。
4.根據權利要求1或2或3所述的實現時隙復用解復用的方法，其特征在于該方法進一步包括對讀出的碼流信號進行合成，輸出具有時隙延遲的成幀信號。
5.根據權利要求4所述的實現時隙復用解復用的方法，其特征在于該方法進一步包括以下步驟預先設置時隙交換芯片；將從復用解復用電路輸出的碼流輸入該時隙交換芯片，并將該碼流信號存儲于時隙交換芯片的存儲器中；在控制信號的作用下，先讀出碼流信號存在延遲的時隙，然后再從前面依次讀出其余的時隙后，以標準幀格式輸出成幀的碼流信號。
6.根據權利要求2或3所述的實現時隙復用解復用的方法，其特征在于所述的寫入或讀出順序為依次輪流寫入或讀出每條低速碼流信號的各個時隙。
7.根據權利要求2或3所述的實現時隙復用解復用的方法，其特征在于所述的寫地址信號產生的寫入地址和讀地址信號產生的讀出地址的變化規(guī)律的設置都是固定的。
8.根據權利要求7所述的實現時隙復用解復用的方法，其特征在于所述寫入地址的變化規(guī)律是兩個連續(xù)的8..F和兩個連續(xù)的0..7間隔循環(huán)出現。
9.根據權利要求7所述的實現時隙復用解復用的方法，其特征在于所述讀出地址的變化規(guī)律是0..F循環(huán)出現。
全文摘要
本發(fā)明公開了一種實現時隙復用解復用的方法，其關鍵是在進行碼流速率轉換時，先將成幀的碼流信號以時隙為單位順序寫入雙端口隨機存儲器；至少緩存兩個時隙后，以時隙為單位從雙端口隨機存儲器中讀出。如此可以充分利用邏輯器件中DPRAM的資源，從而設計出簡捷、可靠的復用解復用邏輯。
文檔編號H04J3/00GK1466284SQ02123530
公開日2004年1月7日 申請日期2002年7月2日 優(yōu)先權日2002年7月2日
發(fā)明者蔣麟軍, 劉震, 趙俊峰, 李東濱 申請人:華為技術有限公司