一種延遲鎖相環(huán)的制作方法
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于鎖相環(huán)技術(shù)領(lǐng)域，特別涉及一種延遲鎖相環(huán)。
【【背景技術(shù)】】
[0002]請(qǐng)參閱圖1所示，現(xiàn)有延遲鎖相環(huán)DLL的工作原理為:輸入時(shí)鐘VCLK進(jìn)入DLL延遲鏈，經(jīng)過(guò)延遲后產(chǎn)生輸出時(shí)鐘，輸出時(shí)鐘經(jīng)過(guò)反饋電路后產(chǎn)生反饋時(shí)鐘，輸入時(shí)鐘與反饋時(shí)鐘在DLL鑒相器進(jìn)行相位比較后輸出UP或DN的信號(hào)到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時(shí)鐘與反饋時(shí)鐘的相位對(duì)齊。
[0003]輸入時(shí)鐘采樣到反饋時(shí)鐘的高電平時(shí)，UP = 1，DN = O ;輸入時(shí)鐘采樣到反饋時(shí)鐘的低電平時(shí)，DN = LUP = Oo
[0004]DLL的更新速度:輸入時(shí)鐘和反饋時(shí)鐘的初始相位關(guān)系如圖2所示。由于輸入時(shí)鐘和反饋時(shí)鐘的初始相位差tdO較大，所以DLL以一個(gè)較快的速度lstep/ (n*tck)(表示η個(gè)時(shí)鐘周期更新一次延遲鏈)去更新輸入時(shí)鐘和反饋時(shí)鐘的相位差；tck為時(shí)鐘周期。
[0005]當(dāng)輸入時(shí)鐘和反饋時(shí)鐘的相位差幾乎為O時(shí)，如圖3所示。為了過(guò)濾輸入時(shí)鐘和電源上的一些很小的噪聲，DLL的更新速度會(huì)變慢，從lstep/(n*tck)變?yōu)閘step/(m*n*tck)(表示n*m個(gè)時(shí)鐘周期更新一次延遲鏈)，即更新速度變慢了 m倍。
[0006]現(xiàn)有技術(shù)存在以下的問(wèn)題:
[0007]在正常情況下，DLL鎖定后改變更新速度是合理的，可以有效過(guò)濾輸入時(shí)鐘和電源上的一些很小的噪聲，保持DLL延遲鏈的穩(wěn)定。但是，當(dāng)DLL鎖定以后，芯片可以進(jìn)入到電源關(guān)閉模式，當(dāng)電源關(guān)閉模式退出時(shí)，電源上會(huì)有一個(gè)較大的波動(dòng)，這個(gè)波動(dòng)的幅度和持續(xù)時(shí)間遠(yuǎn)遠(yuǎn)超過(guò)了輸入時(shí)鐘和電源上的一些正常的、很小的噪聲波動(dòng)，如圖4所示。
[0008]由于電源的不穩(wěn)定，導(dǎo)致DLL延遲鏈的延遲時(shí)間出現(xiàn)很大的變化，從而導(dǎo)致輸入時(shí)鐘VCLK和數(shù)據(jù)對(duì)齊信號(hào)DQS的相位差不是幾乎為0，而是有一個(gè)相位差δ，如圖5所示。
[0009]電源關(guān)閉模式退出后，系統(tǒng)需要輸入時(shí)鐘VCLK和數(shù)據(jù)對(duì)齊信號(hào)DQS的上升沿立即處于對(duì)齊狀態(tài)，如果電源波動(dòng)較大，DLL需要更新DLL延遲鏈的長(zhǎng)度以讓輸入時(shí)鐘VCLK和數(shù)據(jù)對(duì)齊信號(hào)DQS的上升沿盡快對(duì)齊。此時(shí)DLL的更新速度是lskp/ (m*n*tck)，意味著DLL在用一個(gè)很慢的速度去讓輸入時(shí)鐘VCLK和數(shù)據(jù)對(duì)齊信號(hào)DQS的上升沿對(duì)齊，如果電源不穩(wěn)定的時(shí)間較長(zhǎng)，那么輸入時(shí)鐘VCLK和數(shù)據(jù)對(duì)齊信號(hào)DQS之間的相位在很長(zhǎng)時(shí)間內(nèi)都沒(méi)有對(duì)齊，系統(tǒng)操作就會(huì)出現(xiàn)錯(cuò)誤。
【【實(shí)用新型內(nèi)容】】
[0010]本實(shí)用新型的目的在于提供一種延遲鎖相環(huán)，以解決上述技術(shù)問(wèn)題。
[0011]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用如下技術(shù)方案:
[0012]一種延遲鎖相環(huán)，包括延遲鏈、鑒相器、反饋電路、邏輯控制電路和計(jì)數(shù)器；輸入時(shí)鐘信號(hào)線連接延遲鏈和鑒相器；延遲鏈的輸出端連接輸出時(shí)鐘信號(hào)線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端連接鑒相器；鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈；計(jì)數(shù)器的輸入端連接存儲(chǔ)器控制系統(tǒng)，計(jì)數(shù)器的輸出端連接邏輯控制電路。
[0013]優(yōu)選的，邏輯控制電路的輸出端通過(guò)增/減電路和更新速度電路連接延遲鏈；所述增/減電路用于控制延遲鏈的增減；所述更新速度電路用于改變延遲鏈的更新速度。
[0014]優(yōu)選的，所述計(jì)數(shù)器用于接收存儲(chǔ)器控制系統(tǒng)發(fā)出的電源關(guān)閉模式退出信號(hào)，并輸出第一信號(hào)給邏輯控制電路，邏輯控制電路通過(guò)更新速度電路控制延遲鏈的更新速度從lstep/(m*n*tck)變?yōu)?st印/ (n*tck)，加速輸入時(shí)鐘VCLK和數(shù)據(jù)對(duì)齊信號(hào)DQS的上升沿對(duì)齊；同時(shí)，計(jì)數(shù)器根據(jù)預(yù)先設(shè)定的電源關(guān)閉模式退出至電源波動(dòng)穩(wěn)定的時(shí)間長(zhǎng)度進(jìn)行計(jì)數(shù)，到設(shè)定時(shí)長(zhǎng)后同步器輸出第二信號(hào)給邏輯控制電路，邏輯控制電路通過(guò)更新速度電路控制延遲鏈的更新速度恢復(fù)為lstep/ (m*n*tck) ；n和m均為正整數(shù)，且m彡2。
[0015]優(yōu)選的，η= 2，m = 8。
[0016]相對(duì)于現(xiàn)有技術(shù)，本實(shí)用新型具有以下有益效果:
[0017]本實(shí)用新型通過(guò)設(shè)置計(jì)數(shù)器，在電源關(guān)閉模式退出時(shí)，加快延遲鏈的更新速度，以保證VCLK和DQS的上升沿盡快對(duì)齊，系統(tǒng)操作不會(huì)出現(xiàn)錯(cuò)誤；電源波動(dòng)穩(wěn)定后，控制延遲鏈恢復(fù)更新速，以抑制輸入時(shí)鐘和電源上的一些較小的噪聲。
【【附圖說(shuō)明】】
[0018]圖1為現(xiàn)有延遲鎖相環(huán)的結(jié)構(gòu)示意圖；
[0019]圖2為輸入時(shí)鐘和反饋時(shí)鐘的初始相位示意圖；
[0020]圖3為DLL鎖定后輸入時(shí)鐘和反饋時(shí)鐘的相位示意圖；
[0021]圖4為電源關(guān)閉模式退出時(shí)電源上的波動(dòng)示意圖；
[0022]圖5為由于電源波動(dòng)導(dǎo)致VCLK和DQS之間有相位差δ的示意圖；
[0023]圖6為本實(shí)用新型更新控制方法的更新速度在電源關(guān)閉模式退出時(shí)發(fā)生變化示意圖；
[0024]圖7為本實(shí)用新型延遲鎖相環(huán)的結(jié)構(gòu)示意圖。
【【具體實(shí)施方式】】
[0025]請(qǐng)參閱圖7所示，本實(shí)用新型一種延遲鎖相環(huán)，包括延遲鏈、鑒相器、反饋電路、增/減電路、更新速度電路、邏輯控制電路和計(jì)數(shù)器。
[0026]輸入時(shí)鐘信號(hào)線連接延遲鏈和鑒相器；延遲鏈的輸出端連接輸出時(shí)鐘信號(hào)線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端連接鑒相器；鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端通過(guò)增/減電路和更新速度電路連接延遲鏈；計(jì)數(shù)器的輸入端連接存儲(chǔ)器控制系統(tǒng)，接收存儲(chǔ)器控制系統(tǒng)發(fā)出的電源關(guān)閉模式退出信號(hào)，計(jì)數(shù)器的輸出端連接邏輯控制電路。
[0027]該延遲鎖相環(huán)的更新控制方法包括:當(dāng)電源關(guān)閉模式退出后，存儲(chǔ)器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號(hào)給計(jì)數(shù)器，計(jì)數(shù)器輸出第一信號(hào)給邏輯控制電路，邏輯控制電路通過(guò)更新速度電路控制延遲鏈的更新速度從lstep/ (m*n*tck)變?yōu)閘step/ (n*tck) ;DLL的更新速度變快，會(huì)讓輸入時(shí)鐘VCLK和數(shù)據(jù)對(duì)齊信號(hào)DQS的上升沿盡快對(duì)齊，以保證系統(tǒng)操作不會(huì)出現(xiàn)錯(cuò)誤。同時(shí)，計(jì)數(shù)器根據(jù)預(yù)先設(shè)定的電源關(guān)閉模式退出至電源波動(dòng)穩(wěn)定的時(shí)間長(zhǎng)度進(jìn)行計(jì)數(shù)，到設(shè)定時(shí)長(zhǎng)后同步器輸出第二信號(hào)給邏輯控制電路，邏輯控制電路通過(guò)更新速度電路控制延遲鏈的更新速度從lstep/ (n*tck)變?yōu)閘step/ (m*n*tck)，以抑制輸入時(shí)鐘和電源上的一些較小的噪聲，如圖6所示。
[0028] 本實(shí)用新型中，η和m均為正整數(shù)，且m彡2。優(yōu)選的，η = 2，m = 8。
【主權(quán)項(xiàng)】
1.一種延遲鎖相環(huán)，其特征在于，包括延遲鏈、鑒相器、反饋電路、邏輯控制電路和計(jì)數(shù)器；輸入時(shí)鐘信號(hào)線連接延遲鏈和鑒相器；延遲鏈的輸出端連接輸出時(shí)鐘信號(hào)線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端連接鑒相器；鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈；計(jì)數(shù)器的輸入端連接存儲(chǔ)器控制系統(tǒng)，計(jì)數(shù)器的輸出端連接邏輯控制電路。
2.根據(jù)權(quán)利要求1所述的一種延遲鎖相環(huán)，其特征在于，邏輯控制電路的輸出端通過(guò)增/減電路和更新速度電路連接延遲鏈；所述增/減電路用于控制延遲鏈的增減；所述更新速度電路用于改變延遲鏈的更新速度。
【專利摘要】本實(shí)用新型公開(kāi)一種延遲鎖相環(huán)，所述延遲鎖相環(huán)包括延遲鏈、鑒相器、反饋電路、邏輯控制電路和計(jì)數(shù)器；輸入時(shí)鐘信號(hào)線連接延遲鏈和鑒相器；延遲鏈的輸出端連接輸出時(shí)鐘信號(hào)線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端連接鑒相器；鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈；計(jì)數(shù)器的輸入端連接存儲(chǔ)器控制系統(tǒng)，計(jì)數(shù)器的輸出端連接邏輯控制電路。本實(shí)用新型通過(guò)設(shè)置計(jì)數(shù)器，在電源關(guān)閉模式退出時(shí)，加快延遲鏈的更新速度，以保證VCLK和DQS的上升沿盡快對(duì)齊，系統(tǒng)操作不會(huì)出現(xiàn)錯(cuò)誤；電源波動(dòng)穩(wěn)定后，控制延遲鏈恢復(fù)更新速度，以抑制輸入時(shí)鐘和電源上的一些較小的噪聲。
【IPC分類】H03L7-081
【公開(kāi)號(hào)】CN204481792
【申請(qǐng)?zhí)枴緾N201520172956
【發(fā)明人】劉成
【申請(qǐng)人】西安華芯半導(dǎo)體有限公司
【公開(kāi)日】2015年7月15日
【申請(qǐng)日】2015年3月25日