時鐘產(chǎn)生電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種時鐘產(chǎn)生電路。
【背景技術(shù)】
[0002]高速高精度模數(shù)轉(zhuǎn)換電路(ADC)在許多領(lǐng)域有著廣泛的應(yīng)用，無論從衛(wèi)星通信，數(shù)據(jù)通信還是多媒體應(yīng)用，都離不開高速高精度的高速高精度模數(shù)轉(zhuǎn)換電路。在目前的高速高精度模數(shù)轉(zhuǎn)換電路的系統(tǒng)框架中，一般都是采用timing interleaved的結(jié)構(gòu)，用多個低速的模數(shù)轉(zhuǎn)換電路交織成一個高速的模數(shù)轉(zhuǎn)換電路。
[0003]在目前通用的timing interleaved ADC的架構(gòu)中，多個(一般是4個或者8個)獨(dú)立的ADC對同一個輸入信號進(jìn)行采樣，而每個ADC采樣的時刻，是由時鐘控制電路產(chǎn)生，比如鎖相環(huán)(PLL)或者延遲鎖相環(huán)(DLL)。在最后的數(shù)字域，將他們的輸出合成一個高采樣率輸出的數(shù)字信號。如圖1和圖2所示。在這種架構(gòu)的ADC中，對時鐘的要求極高，對于送到每一個ADC的clock，除了對其jitter有嚴(yán)格的要求外，其skew(偏離理想位置的大小)也嚴(yán)重制約著整個ADC的性能。這都對timing interleaved ADC的時鐘產(chǎn)生電路提出了嚴(yán)格的要求。
[0004]為了使clock更容易滿足高速ADC應(yīng)用的需要，論文“A 480mff 26GS10 bitTime-1nterleaved ADC with 48.5dB SNDR up to Nyquist in 65nm CMOS”(IEEE，JSSC，VOL.46，N0.12，DECEMBER 2011)中提出來T/H hierarchy的結(jié)構(gòu)。與傳統(tǒng)結(jié)構(gòu)不同的是，不是每條 Iane 的 ADC 都用一個 T/H(track and hold)電路，而是整個 timing interleavedADC只用一個T/H，而將T/Η的輸出再接到每一個次模數(shù)轉(zhuǎn)換電路(subADC)，如圖3所示。這樣的好處是只有T/Η的時鐘要求是最高的，而subADC的clock的要求可以降低。而T/H的時鐘可以用外部的高質(zhì)量的時鐘經(jīng)過簡單的緩沖直接使用，subADC的clock再由內(nèi)部的時鐘產(chǎn)生電路來產(chǎn)生時鐘。
[0005]當(dāng)T/Η和subADC使用的時鐘類型相同時，比如都是CMOS電平，可以很方便的將T/H的時鐘和subADC的時鐘進(jìn)行對齊。當(dāng)兩者的時鐘類型不一樣時，比如T/Η使用LVDS電平，而subADC使用CMOS電平，就需要專門的時鐘產(chǎn)生電路來產(chǎn)生他們并將它們對齊。這種情況在實際應(yīng)用中是經(jīng)常出現(xiàn)的，比如外部的高質(zhì)量的輸入clock通常都是LVDS電平信號，而T/Η為了能實現(xiàn)高速采樣，往往也不使用CMOS電平。而針對這樣的使用，還沒有相對應(yīng)的時鐘解決方案。
【實用新型內(nèi)容】
[0006]本實用新型目的是:提供一種時鐘產(chǎn)生電路，尤其當(dāng)T/Η的時鐘類型和subADC的時鐘類型不一致時，使用延遲鎖相環(huán)來對齊T/Η的時鐘的時鐘和subADC的時鐘，同時，使用多相位的延遲鎖相環(huán)為subADC的subStage產(chǎn)生不隨工藝，電壓，穩(wěn)定變化的延遲和非交置。
[0007]本實用新型的技術(shù)方案是:一種時鐘產(chǎn)生電路，其包括:用于對齊T/Η采樣時鐘的第一延遲鎖相環(huán)、用于產(chǎn)生多相位的時鐘輸出的第二延遲鎖相環(huán)、以及利用第二延遲鎖相環(huán)的時鐘而產(chǎn)生次模數(shù)轉(zhuǎn)換電路所需要時鐘的相位產(chǎn)生電路，其中所述第一延遲鎖相環(huán)用于將不同的電平的T/Η采樣時鐘和一個內(nèi)部的時鐘進(jìn)行對齊，并生成輸出的時鐘送到第二延遲鎖相環(huán)的輸入端，而所述第二延遲鎖相環(huán)接收第一延遲鎖相環(huán)產(chǎn)生的時鐘，并用延時鏈產(chǎn)生多相位的時鐘，且經(jīng)過和第一延遲鎖相環(huán)同樣的邏輯延時后送到相位產(chǎn)生電路，而相位產(chǎn)生電路生成次模數(shù)轉(zhuǎn)換電路所需要的時鐘。由此本實用新型使用延遲鎖相環(huán)來對齊T/Η的時鐘和次模數(shù)轉(zhuǎn)換電路(subADC)的內(nèi)部時鐘，同時，并用延遲鎖相環(huán)產(chǎn)生的多相位時鐘來實現(xiàn)subADC內(nèi)部的clock直接的延遲和非交疊等時鐘；當(dāng)T/Η的時鐘類型和subADC不一樣時，使用2個DLL，第一延遲鎖相環(huán)用來對齊時鐘，而第二延遲鎖相環(huán)用來產(chǎn)生多相位時鐘，并使用相位產(chǎn)生電路來產(chǎn)生每個subADC每一個stage所需要的時鐘。當(dāng)T/Η的時鐘類型和subADC—樣時，第一延遲鎖相環(huán)(DLLl)不是必須的，可以僅使用第二延遲鎖相環(huán)(DLL2)來產(chǎn)生多個相位，然后再用相位產(chǎn)生電路產(chǎn)生每個subADC每一個stage所需要的時鐘。
[0008]在上述技術(shù)方案的基礎(chǔ)上，進(jìn)一步包括如下附屬技術(shù)方案:
[0009]所述第一延遲鎖相環(huán)包括用于不同電平類型對齊的鑒相器、以及與第二延遲鎖相環(huán)和相位產(chǎn)生電路相匹配的延時模塊。
[0010]所述第二延遲鎖相環(huán)包括產(chǎn)生多相位的延時鏈、和與第一延遲鎖相環(huán)相匹配的延時模塊。
[0011]所述相位產(chǎn)生電路根據(jù)第二延遲鎖相環(huán)輸出的多路時鐘，用邏輯門產(chǎn)生模數(shù)轉(zhuǎn)換電路所需要的時鐘信號，且邏輯門的邏輯信號與第一延遲鎖相環(huán)中的延時模塊相匹配。
[0012]所述第一延遲鎖相環(huán)包括鑒相器、電荷泵、一個延時鏈、一個濾波電容、dummy邏輯電路、二分頻電路、以及四分頻電路，其中Fs為T/Η的LVDS時鐘，同時輸入到二分頻電路、四分頻電路、和鑒相器中，鑒相器的輸出接電荷泵，其輸出電荷給濾波電容充電產(chǎn)生控制電壓vctrlI，vctrll控制延時鏈的延時，延時鏈的輸入信號來自于二分頻電路，延時鏈的輸出一路送給第二延遲鎖相環(huán)作為其輸入信號，一路送到du_y邏輯電路，而du_y邏輯電路用來第二延遲鎖相環(huán)和相位產(chǎn)生電路做延遲的匹配。
[0013]本實用新型優(yōu)點(diǎn)是:
[0014]本實用新型適合產(chǎn)生靈活多變的不同lane，不同stage的各種相位時鐘信號，因為使用了延遲鎖相環(huán)，各相位直接的延遲或者間隔能很好的控制，不隨工藝，電壓，或者溫度變化，尤其適合作為timing interleaved ADC的時鐘產(chǎn)生電路。
【附圖說明】
[0015]下面結(jié)合附圖及實施例對本實用新型作進(jìn)一步描述:
[0016]圖1是現(xiàn)在技術(shù)的timing interleaved ADC的實施框圖。
[0017]圖2是現(xiàn)有技術(shù)的timing interleaved ADC的時序圖。
[0018]圖3是現(xiàn)有技術(shù)T/H hierarchy結(jié)構(gòu)的interleaved ADC的實施框圖。
[0019]圖4是本實用新型的實施框圖。
【具體實施方式】
[0020]實施例:在以下描述中，為了說明的目的，對特定細(xì)節(jié)進(jìn)行了闡述，以方便提供本發(fā)明的理解。然而，本領(lǐng)域技術(shù)人員應(yīng)該明白的是，可以在沒有這些細(xì)節(jié)的情況下實施本發(fā)明。本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識到以所述的本發(fā)明的實施方案可以以各種方式并且使用各種裝置來執(zhí)行。
[0021]另外，附圖中的部件之間的連接并不限于通過直接的方式器作用的連接，在不