一種基于dds信號(hào)發(fā)生器的方波生成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于DDS信號(hào)發(fā)生器的方波生成方法。
【背景技術(shù)】
[0002]信號(hào)發(fā)生器是用來(lái)產(chǎn)生各種電子信號(hào)的儀器，其廣泛的應(yīng)用在科研、教學(xué)、工程等領(lǐng)域，任意波形發(fā)生器是信號(hào)發(fā)生器的一種，主要通過(guò)FPGA + DAC的方式來(lái)產(chǎn)生波形。用FPGA實(shí)現(xiàn)DDS的算法，產(chǎn)生數(shù)據(jù)送給DAC來(lái)產(chǎn)生波形。
[0003]DDS頻率合成器能夠方便的輸出波形，方波做為最常用的波形之一，具有特殊性，直接采用DDS產(chǎn)生方波，輸出的波形具有重影的現(xiàn)象，直接影響方波的質(zhì)量。
[0004]根據(jù)DDS的原理可知，相位的累加具有周期性，在相位的一個(gè)周期內(nèi)，相位累加器會(huì)溢出若干次，并且每次的溢出是不同的，當(dāng)溢出量足夠大的時(shí)候，在此發(fā)生溢出所需的累加次數(shù)會(huì)減少一，累加的次數(shù)減少，表示方波的周期將會(huì)減少，連續(xù)多次就會(huì)導(dǎo)致方波出現(xiàn)重影的現(xiàn)象，影響方波的質(zhì)量。
[0005]現(xiàn)有技術(shù)中通常采用計(jì)數(shù)器的方式來(lái)產(chǎn)生方波，通過(guò)DDS產(chǎn)生一個(gè)可變頻率的正弦波，將正弦波整形為方波，將整形完的方波在送回FPGA，作為計(jì)數(shù)器的時(shí)鐘，然后在產(chǎn)生方波，具體如圖1所示。
[0006]雖然該方案可以解決方波的重影現(xiàn)象，但由于需要將正弦波整形為方波，且生產(chǎn)的方波幅度是固定的，需要額外的模擬乘法器才能進(jìn)行幅度調(diào)節(jié)。因此該方案需要增加一定的硬件成本，導(dǎo)致產(chǎn)品的競(jìng)爭(zhēng)力下降。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種基于DDS信號(hào)發(fā)生器的方波生成方法。
[0008]本發(fā)明采用的技術(shù)方案是:
一種基于DDS信號(hào)發(fā)生器的方波生成方法，該方法采用的硬件部件包括CPU、FPGA、DAC、偏移控制電路;所述CPU的輸出端與FPGA的輸入端電性連接，所述FPGA的輸出端與DAC電性連接，所述DAC的輸出端與偏移控制電路性連接，所示方波生成方法的具體步驟包括:
SI:獲取FPGA的系統(tǒng)時(shí)鐘頻率fO，則FPGA的系統(tǒng)時(shí)鐘的周期為T(mén)O;
S2:獲取目標(biāo)方波的頻率值f和占空比D，則目標(biāo)方波的周期為T(mén);
S3:將目標(biāo)方波的一個(gè)周期T依序分成為T(mén)1、T2、T3和T4，Tl為方波的低電平的時(shí)間，Τ2為方波的低電平上升至方波的高電平的上升沿時(shí)間，Τ3為方波的高電平的時(shí)間，Τ4為方波的高電平下降至方波的低電平的下降沿時(shí)間；
S4:基于目標(biāo)方波的頻率值f和占空比D，分別計(jì)算Τ1、Τ2、Τ3和Τ4，并使得Tl滿(mǎn)足Tl=M*TO，Τ3滿(mǎn)足Τ3=Ν*Τ0，其中Μ、Ν為正整數(shù);Τ2和Τ4階段的波形采用DDS方式生產(chǎn)，Τ2和Τ4的波形對(duì)應(yīng)的頻率為系統(tǒng)時(shí)鐘頻率fO的2/25?I /10，
S5:基于Tl、T1、T2、T3和T4的值生成并輸出目標(biāo)方波。[0009 ] 步驟SI中所述FPGA的系統(tǒng)時(shí)鐘頻率f O為125M。
[0010]步驟S4中M與N的取值相同。
[0011]本發(fā)明采用以上技術(shù)方案，由于方波的不是直接跳變，有一個(gè)邊沿的過(guò)度，這樣就可以解決方波重影的現(xiàn)象，同時(shí)利用DDS的算法，可以將方波改成由DAC輸出，這樣由可以減少硬件的成本，提高儀器的競(jìng)爭(zhēng)力。
【附圖說(shuō)明】
[0012]以下結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明做進(jìn)一步詳細(xì)說(shuō)明；
圖1現(xiàn)有技術(shù)的方波生成方法所采用的硬件結(jié)構(gòu)示意圖；
圖2本發(fā)明一種基于DDS信號(hào)發(fā)生器的方波生成方法所采用的硬件結(jié)構(gòu)示意圖；
圖3本發(fā)明一種基于DDS信號(hào)發(fā)生器的方波生成方法的流程圖；
圖4本發(fā)明一種基于DDS信號(hào)發(fā)生器的方波生成方法的方波示意圖。
【具體實(shí)施方式】
[0013]如圖2至4之一所示，本發(fā)明一種基于DDS信號(hào)發(fā)生器的方波生成方法采用的硬件部件包括CPU、FPGA、DAC、偏移控制電路;所述CPU的輸出端與FPGA的輸入端電性連接，所述FPGA的輸出端與DAC電性連接，所述DAC的輸出端與偏移控制電路性連接，所示方波生成方法的具體步驟包括:
SI:獲取FPGA的系統(tǒng)時(shí)鐘頻率fO，則FPGA的系統(tǒng)時(shí)鐘的周期為T(mén)O;
S2:獲取目標(biāo)方波的頻率值f和占空比D，則目標(biāo)方波的周期為T(mén);
S3:將目標(biāo)方波的一個(gè)周期T依序分成為T(mén)1、T2、T3和T4，T1為方波的低電平的時(shí)間，T2為方波的低電平上升至方波的高電平的上升沿時(shí)間，Τ3為方波的高電平的時(shí)間，Τ4為方波的高電平下降至方波的低電平的下降沿時(shí)間；
S4:基于目標(biāo)方波的頻率值f和占空比D，分別計(jì)算Τ1、Τ2、Τ3和Τ4，并使得Tl滿(mǎn)足Tl=M*TO，Τ3滿(mǎn)足Τ3=Ν*Τ0，其中Μ、Ν為正整數(shù);Τ2和Τ4階段的波形采用DDS方式生產(chǎn)，Τ2和Τ4的波形對(duì)應(yīng)的頻率為系統(tǒng)時(shí)鐘頻率fO的2/25?I /10;
S5:基于Tl、T1、T2、T3和T4的值生成并輸出目標(biāo)方波。
[0014]步驟SI中所述FPGA的系統(tǒng)時(shí)鐘頻率fO為125Μ。
[0015]步驟S4中M與N的取值相同。
[0016]下面就本方法具體原理舉例說(shuō)明。
[0017]SI，獲取FPGA的系統(tǒng)時(shí)鐘頻率fO，本例中FPGA的系統(tǒng)時(shí)鐘頻率fO為125MHz則FPGA的系統(tǒng)時(shí)鐘的周期為T(mén)O為8ns。
[0018]S2，獲取目標(biāo)方波的頻率值f和占空比D，本例中目標(biāo)方波的頻率值f的IMHz和占空比D為50%，則目標(biāo)方波的周期為T(mén)為I OOOns。
[0019]S3，將目標(biāo)方波的一個(gè)周期T依序分成為T(mén)1、T2、T3和T4，T1為方波的低電平的時(shí)間，Τ2為方波的低電平上升至方波的高電平的上升沿時(shí)間，Τ3為方波的高電平的時(shí)間，Τ4為方波的高電平下降至方波的低電平的下降沿時(shí)間；
S4:基于目標(biāo)方波的頻率值f和占空比D，分別計(jì)算Τ1、Τ2、Τ3和Τ4，并使得Tl滿(mǎn)足Tl=M*TO，Τ3滿(mǎn)足Τ3=Ν*Τ0，其中Μ、Ν為正整數(shù);Τ2和Τ4階段的波形采用DDS方式生產(chǎn)，Τ2和Τ4的波形對(duì)應(yīng)的頻率為系統(tǒng)時(shí)鐘頻率fO的2/25?1/10。本例中T2和T4的波形對(duì)應(yīng)的頻率為1m?12.5m，則Τ2+Τ4的取值為80ns?10ns；為了便于計(jì)算本例中M與N取值相同，即Tl=T3=M*8ns，并且由于占空比D為50%，則Tl取值約為[1000ns-(80ns?100ns)]*50%SP450?460ns，SPM取值范圍為56.26?57.5，且M為正整數(shù)，則M取值為57，S卩T1=T3=456，T2+T4=1000ns_456*2ns=88ns ο
[0020]S5:基于Tl=T3=456ns、T2+T4=88ns的值，生成并輸出目標(biāo)方波。
[0021]本發(fā)明采用以上技術(shù)方案，由于方波的不是直接跳變，有一個(gè)邊沿的過(guò)度，這樣就可以解決方波重影的現(xiàn)象，同時(shí)利用DDS的算法，可以將方波改成由DAC輸出，這樣由可以減少硬件的成本，提高儀器的競(jìng)爭(zhēng)力。
【主權(quán)項(xiàng)】
1.一種基于DDS信號(hào)發(fā)生器的方波生成方法，該方法采用的硬件部件包括CPU、FPGA、DAC、偏移控制電路;所述CPU的輸出端與FPGA的輸入端電性連接，所述FPGA的輸出端與DAC電性連接，所述DAC的輸出端與偏移控制電路性連接，其特征在于:所示方波生成方法的具體步驟包括: SI:獲取FPGA的系統(tǒng)時(shí)鐘頻率??，則FPGA的系統(tǒng)時(shí)鐘的周期為T(mén)O; S2:獲取目標(biāo)方波的頻率值f和占空比D，則目標(biāo)方波的周期為T(mén); 53:將目標(biāo)方波的一個(gè)周期T依序分成為T(mén)1、T2、T3和T4，Tl為方波的低電平的時(shí)間，T2為方波的低電平上升至方波的高電平的上升沿時(shí)間，T3為方波的高電平的時(shí)間，T4為方波的高電平下降至方波的低電平的下降沿時(shí)間； 54:基于目標(biāo)方波的頻率值f和占空比D，分別計(jì)算Tl、T2、T3和T4，并使得TI滿(mǎn)足Tl =M*TO，Τ3滿(mǎn)足Τ3=Ν*Τ0，其中Μ、Ν為正整數(shù);Τ2和Τ4階段的波形采用DDS方式生產(chǎn)，Τ2和Τ4的波形對(duì)應(yīng)的頻率為系統(tǒng)時(shí)鐘頻率fO的2/25?I /10; S5:基于Tl、T1、T2、T3和T4的值生成并輸出目標(biāo)方波。2.根據(jù)權(quán)利要求1所述一種基于DDS信號(hào)發(fā)生器的方波生成方法，其特征在于:步驟SI中所述FPGA的系統(tǒng)時(shí)鐘頻率fO為125Μ。3.根據(jù)權(quán)利要求1所述一種基于DDS信號(hào)發(fā)生器的方波生成方法，其特征在于:步驟S4中M與N的取值相同。
【專(zhuān)利摘要】本發(fā)明公開(kāi)一種基于DDS信號(hào)發(fā)生器的方波生成方法，其步驟包括：S1：獲取FPGA的系統(tǒng)時(shí)鐘頻率f0；S2：獲取目標(biāo)方波的頻率值f和占空比D，則目標(biāo)方波的周期為T(mén)；S3：將目標(biāo)方波的一個(gè)周期T依序分成為T(mén)1、T2、T3和T4，T1、T3分別對(duì)應(yīng)方波的低電平時(shí)間和高電平時(shí)間，T2和T4分別對(duì)應(yīng)方波的上升沿時(shí)間和下降沿時(shí)間；S4：基于目標(biāo)方波的頻率值f和占空比D，分別計(jì)算T1、T2、T3和T4，并使得T1滿(mǎn)足T1=M*T0，T3滿(mǎn)足T3=N*T0，M、N為正整數(shù)；T2和T4階段的波形采用DDS方式生產(chǎn)，T2和T4的波形對(duì)應(yīng)的頻率為系統(tǒng)時(shí)鐘頻率f0的2/25~1/10；S5：基于T1、T1、T2、T3和T4的值生成目標(biāo)方波。本發(fā)明生成的方波非直接跳變，有邊沿過(guò)度，解決方波重影，將DDS算法方波改由DAC輸出，減少硬件的成本。
【IPC分類(lèi)】H03K3/02, H03K5/01
【公開(kāi)號(hào)】CN105634444
【申請(qǐng)?zhí)枴緾N201510987994
【發(fā)明人】蔡振越, 范懷先, 吳達(dá)鑫, 陳煥洵
【申請(qǐng)人】福建利利普光電科技有限公司
【公開(kāi)日】2016年6月1日
【申請(qǐng)日】2015年12月24日