一種具有低延時功耗積的抗單粒子翻轉(zhuǎn)的鎖存器的制造方法
【專利說明】-種具有低延時功耗積的抗單粒子翻轉(zhuǎn)的鎖存器 【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體設(shè)及一種新型的具有低延時功耗積的抗單粒 子翻轉(zhuǎn)的鎖存器。 【【背景技術(shù)】】
[0002] 隨著集成電路制造工藝的進步，CMOS器件的特征尺寸已深入到納米級，數(shù)字電路 的供電電壓W及節(jié)點臨界電荷也在不斷下降，導(dǎo)致其越來越容易受到單粒子效應(yīng)(S抓）引 起的軟錯誤的影響。特別是對于鎖存器或觸發(fā)器，一旦其內(nèi)部節(jié)點受到單粒子的影響，將造 成鎖存狀態(tài)翻轉(zhuǎn)，導(dǎo)致存儲的信號遭到破壞。單粒子效應(yīng)已成為數(shù)字集成電路軟錯誤的主 要來源。對于應(yīng)用于特殊領(lǐng)域(航空航天，軍工等)的數(shù)字存儲忍片，有必要對其進行抗福照 加固處理。
[0003] 高性能的抗福照鎖存器具有臨界電荷大，翻轉(zhuǎn)恢復(fù)時間短，寫入速度快，功耗低等 特點。所有針對鎖存器的抗福照加固措施基本可W分為3類：（1)擁有內(nèi)部互鎖反饋路徑的 鎖存器，如Dual Interlocked Storage Cell(DICE); (2)反饋冗余抗單粒子效應(yīng)鎖存器， 化6化ack Redundant沈U-tolerant Latch(陽RST);(3)通過增大晶體管尺寸來加固鎖存 器敏感節(jié)點的電容，如Schmitt化igger Iatch(ST);運些加固手段的效果需要從抗單粒子 翻轉(zhuǎn)的能力、電路面積、電路速度、功耗等方面來衡量。T. Calin和M. Nicolaids提出的DICE latch(T.Cal in，M.Nicolaids，R.Velazco，1996,IEEETransactionsonNuclearScience,43， p2874.)具有良好的抗單粒子翻轉(zhuǎn)能力，其關(guān)鍵節(jié)點的臨界電荷遠大于傳統(tǒng)的鎖存器，但是 需要很大的硬件開銷，如大尺寸的晶體管。M.Fazeli和S.G.Miremadi等人提出的FERST latch(M.Fazeli，S.G.Miremadi，A.EjIali，A.Patooghy,2009,CompUtersfe DigitalTechniques，3，p289.)其內(nèi)部節(jié)點具有良好的抗單粒子效應(yīng)的能力，然而，如果注 入粒子能量足夠強的話，鎖存器的外部輸出節(jié)點同樣有很大翻轉(zhuǎn)的風(fēng)險，同時電路還有較 大的功耗延時積W及一定的硬件開銷。因此有必要對上述加固方法從硬件上進行進一步的 優(yōu)化。 【
【發(fā)明內(nèi)容】
】
[0004] 本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點，提供一種具有低延時功耗積的抗單 粒子翻轉(zhuǎn)的鎖存器
[0005] 本發(fā)明的目的在于克服上述加固方法的不足，提供一種寫入速度快的具有低延時 功耗積的抗單粒子翻轉(zhuǎn)的鎖存器，W運用于高速低功耗抗福照數(shù)字集成電路。
[0006] 為達到上述目的，本發(fā)明采用W下技術(shù)方案予W實現(xiàn)：
[0007] -種具有低延時功耗積的抗單粒子翻轉(zhuǎn)的鎖存器，包括存儲主體電路、控制電路 W及兩個輸入端口和兩個互補的輸出端口；存儲主體電路設(shè)置有四個冗余晶體管;兩個互 補的輸出端口為第一存儲節(jié)點和第二存儲節(jié)點；鎖存器工作于數(shù)據(jù)寫入階段時，四個冗余 晶體管在能夠第一存儲節(jié)點和第二存儲節(jié)點的控制下關(guān)斷，切斷電路的負反饋通路;控制 電路設(shè)置有第一控制節(jié)點和第二控制節(jié)點。
[000引所述存儲主體電路包括PMOS管MPUPMOS管MP2、PM0S管MP3、PM0S管MP4、匪OS管 MNl、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6 W 及NMOS管MN7;四個冗余晶 體管分別為 PMOS 管 MPl、PM0S 管 MP2、NM0S 管 MNl 和 NMOS 管 MN2;
[0009] PMOS管MPl的柵極接第一存儲節(jié)點，漏極接PMOS管MP3的源級，PMOS管MPl的源級和 襯底接VDD; PMOS管MP2的柵極接第二存儲節(jié)點，漏極接PMOS管MP4的源級，PMOS管MP2的源級 和襯底接VDD; PMOS管MP3的柵極接第一控制節(jié)點，漏極接第二控制節(jié)點，PMOS管MP3的襯底 接VDD;PMOS管MP4的柵極接第二控制節(jié)點，漏極接第一控制節(jié)點，PMOS管MP4的襯底接VDD; [00 10] NMOS管MNl的柵極接第一存儲節(jié)點，漏極接NMOS管MN3的源級，NMOS管MNl的源級接 地;醒OS管MN2的柵極接第二存儲節(jié)點，漏極接醒OS管MN4的源級，醒OS管MN2的源級接地； 醒OS管MN3的柵極接第一存儲節(jié)點，漏極接第二存儲節(jié)點;醒OS管MN4的柵極接第二存儲節(jié) 點，漏極接第一存儲節(jié)點;NMOS管MN5的柵極接第二存儲節(jié)點，漏極接第一控制節(jié)點，NMOS管 麗5的源級接醒OS管MN7的漏極;醒OS管MN6的柵極接第一存儲節(jié)點，漏極接第二控制節(jié)點， NMOS管MN6的源級接NMOS管MN7的漏極;NMOS管MN7的柵極接時鐘信號CLKB，NMOS管MNl、NMOS 管 MN2、NMOS 管 MN3、NMOS 管 MN4、NMOS 管 MN5、NMOS 管 MN6 和 NMOS 管 MN7 的襯底均接地。
[0011] 所述控制電路包括PMOS管MP5、PM0S管MP6W及PMOS管MP7;PM0S管MP5的柵極接第 二控制節(jié)點，漏極接第一控制節(jié)點，PMOS管MP5的源級接PMOS管MP7的漏極;PMOS管MP6的柵 極接第一控制節(jié)點，漏極接第二控制節(jié)點，PMOS管MP6的源級接PMOS管MP7的漏極;PMOS管 MP7的柵極接CLK信號，PMOS管MP5、PMOS管MP6 W及PMOS管MP7的襯底均接VDD。
[0012] 與現(xiàn)有技術(shù)相比，本發(fā)明具有W下有益效果：
[0013] 本發(fā)明在傳統(tǒng)的鎖存器的基礎(chǔ)上，增加了兩路交叉禪合結(jié)構(gòu)來形成負反饋通路， 為電路提供良好的抗單粒子翻轉(zhuǎn)能力；加入四個受存儲節(jié)點控制的冗余晶體管，加快傳輸 模式下電路的寫入速度。該電路對外有4個端口，兩個輸入端口，兩個互補輸出端口。當電路 工作于傳輸狀態(tài)時，運四個晶體管將切斷電路的負反饋通路，加快鎖存器的寫入速度。當電 路工作于鎖存狀態(tài)時，負反饋通路可W隔離翻轉(zhuǎn)狀態(tài)或者加速翻轉(zhuǎn)狀態(tài)的恢復(fù)，提升電路 的抗單粒子翻轉(zhuǎn)的能力。
[0014] 在40nm CMOS工藝下的仿真結(jié)果表明，本發(fā)明在實現(xiàn)基本的電路功能的基礎(chǔ)上具 有較強的抗單粒子翻轉(zhuǎn)的能力（臨界電荷大于IOfC),是傳統(tǒng)鎖存器單元的50倍。在實現(xiàn)同 等抗福照能力的基礎(chǔ)上，相比于上述加固鎖存器，本發(fā)明電路擁有相對較少的晶體管數(shù)目 W及較小的寫入延遲和功耗。本發(fā)明的延時功耗積僅為FERST單元的7.5 %，為DICE單元的 15.2%。因此，有理由相信，本發(fā)明更適于抗福照高速低功耗數(shù)字電路的應(yīng)用。 【【附圖說明】】
[0015] 圖1為傳統(tǒng)鎖存器的電路結(jié)構(gòu)圖；
[0016] 圖2為本發(fā)明的電路結(jié)構(gòu)圖。
[0017] 其中，CLK為時鐘信號;D為數(shù)據(jù)輸入信號;Q為第一存儲節(jié)點；QB為第二存儲節(jié)點互 補的數(shù)據(jù)輸出信號;P和PB為控制節(jié)點；100為鎖存器的控制電路，200為存儲主體電路。 【【具體實施方式】】
[0018] 下面結(jié)合附圖對本發(fā)明做進一步詳細描述：
[0019] 參見圖1和圖2,本發(fā)明在傳統(tǒng)的鎖存器基礎(chǔ)上(如圖1所示），利用兩路交叉禪合的 晶體管來形成負反饋通路，加快被翻轉(zhuǎn)的敏感節(jié)點的恢復(fù)速度。整個抗福照D鎖存器電路共 有4個對外端口，兩個輸入端口（D，化K)，兩個互補