一種帶置位和復(fù)位信號(hào)的復(fù)用兩數(shù)據(jù)輸入主從型d觸發(fā)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種帶置位和復(fù)位信號(hào)的復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器，屬于數(shù)字電路設(shè)計(jì)領(lǐng)域。
【背景技術(shù)】
[0002]隨著CMOS工藝的發(fā)展，芯片制造早已進(jìn)入亞微米水平，目前最先進(jìn)的工藝甚至已經(jīng)小于15nm，按照摩爾定律的預(yù)測(cè)，2015年單顆集成電路上可容納的晶體管數(shù)量將超過(guò)26億。目前數(shù)模混合工藝芯片是芯片設(shè)計(jì)制造領(lǐng)域的主流，一般來(lái)說(shuō)，數(shù)字電路的版圖能占到芯片整體面積的60%以上。因此，在不影響芯片性能的前提下，減小數(shù)字電路的面積將大大降低芯片的制造成本，同時(shí)也會(huì)有效的減少芯片的功耗。
[0003]D觸發(fā)器是數(shù)字系統(tǒng)中重要的時(shí)序器件，在時(shí)鐘分頻和數(shù)據(jù)鎖存應(yīng)用中必不可少，同時(shí)由于該器件包含的管子數(shù)量眾多，因此減少D觸發(fā)器的數(shù)量能有效的減小芯片的面積。
[0004]傳統(tǒng)的帶置位和復(fù)位的D觸發(fā)器邏輯圖參見(jiàn)圖1。傳統(tǒng)帶置位和復(fù)位的D觸發(fā)器都是單數(shù)據(jù)輸入，只能實(shí)現(xiàn)對(duì)單通道數(shù)據(jù)的鎖存。主鎖存電路由第一或門(mén)0R1、第一與非門(mén)NAND1、第一反相器INV1及第二傳輸門(mén)TG2組成，從鎖存器由第二或門(mén)0R2、第二與非門(mén)NAND2、第二反相器INV2及第四傳輸門(mén)TG4組成。其中，第一傳輸門(mén)TG1的輸入接數(shù)據(jù)輸入端D，輸出接第一或門(mén)0R1的一個(gè)輸入端，第一或門(mén)0R1的另外一個(gè)輸入端接復(fù)位信號(hào)R，輸出接第一與非門(mén)NAND1的一個(gè)輸入端，第一與非門(mén)NAND1的另外一個(gè)輸入端接置位信號(hào)S，第一與非門(mén)NAND1的輸出端接第一反相器INV1的輸入端，第一反相器INV1的輸出接第二傳輸門(mén)TG2的輸入端，第二傳輸門(mén)TG2的輸出端接第一或門(mén)0R1的一個(gè)輸入端。第三傳輸門(mén)TG3的輸入端接第一與非門(mén)NAND1的輸出端，第三傳輸門(mén)TG3的輸出端接第二或門(mén)0R2的一個(gè)輸入端，第二或門(mén)0R2的另外一個(gè)輸入端接復(fù)位信號(hào)R，輸出接第二與非門(mén)NAND2的一個(gè)輸入端，第二與非門(mén)NAND2的另外一個(gè)輸入端接置位信號(hào)S，第二與非門(mén)NAND2的輸出端接輸出端口 Q，第二反相器INV2的輸入接輸出端口 Q，其輸出接接第四傳輸門(mén)TG4的輸入端，第四傳輸門(mén)TG4的輸出接第二或門(mén)0R2的一個(gè)輸入端。第三反相器INV3的輸入接第二與非門(mén)NAND2的輸出端，第三反相器INV3的輸出接輸出端口 QN。其中傳輸門(mén)的關(guān)斷與否受時(shí)鐘信號(hào)的控制，為了對(duì)輸出信號(hào)進(jìn)行整形及增大輸出信號(hào)的驅(qū)動(dòng)能力，在輸出端可以加兩組反相器或緩沖器。
[0005]傳統(tǒng)的帶置位和復(fù)位的D觸發(fā)器有兩個(gè)缺點(diǎn):其一是傳統(tǒng)D觸發(fā)器為單數(shù)據(jù)輸入結(jié)構(gòu)，如果實(shí)現(xiàn)雙數(shù)據(jù)輸入，不可避免要使用兩組D觸發(fā)器，如此一來(lái)勢(shì)必會(huì)增加M0S管數(shù)量，在D觸發(fā)器大量使用的條件下，多余M0S管造成的芯片面積浪費(fèi)不可忽視;其二是傳統(tǒng)的D觸發(fā)器采用一個(gè)傳輸門(mén)與兩個(gè)反相器組成鎖存電路，該結(jié)構(gòu)的鎖存電路在版圖實(shí)現(xiàn)時(shí)會(huì)產(chǎn)生比較大的寄生電容。

【發(fā)明內(nèi)容】

[0006]針對(duì)傳統(tǒng)帶置位和復(fù)位的D觸發(fā)器存在的不足，本發(fā)明提供一種帶置位和復(fù)位信號(hào)的復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器。
[0007]本發(fā)明為解決上述技術(shù)問(wèn)題采用以下技術(shù)方案:
本發(fā)明提供一種帶置位和復(fù)位信號(hào)的復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器，包括數(shù)字輸入選擇電路、主鎖存電路、從鎖存電路以及用于隔離反相的三態(tài)門(mén)，其中，
所述數(shù)字輸入選擇電路包括第一至第五PM0S管以及第一至第五匪0S管，其中，第一PM0S管的柵極連接數(shù)據(jù)選擇控制信號(hào)，源極連接電源，漏極連接第三PM0S管的源極；第三PM0S管的柵極連接第二數(shù)據(jù)輸入端，漏極連接第五PM0S管的源極;第二 PM0S管的柵極連接第一數(shù)據(jù)輸入端，源極連接電源，漏極連接第四PM0S管的源極;第四PM0S管的柵極連接數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)，漏極連接第五PM0S管的源極;第五PM0S管的柵極連接時(shí)鐘信號(hào)，漏極連接第五匪0S管的漏極;第五W0S管的柵極連接時(shí)鐘信號(hào)的反相信號(hào)，源極分別連接第三匪0S管的漏極和第四匪0S管的漏極;第三NM0S管的柵極連接第二數(shù)據(jù)輸入端，源極連接第一 NM0S管的漏極;第一 NM0S管的柵極連接數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)，源極接地;第四匪0S管的柵極連接數(shù)據(jù)選擇控制信號(hào)，源極連接第二匪0S管的漏極;第二NM0S管的柵極連接第一數(shù)據(jù)輸入端，源極接地；
所述主鎖存電路包括第六至第十PM0S管以及第六至第十NM0S管，其中，第六PM0S管的柵極連接第十PM0S管的漏極，源極連接電源，漏極連接第七PM0S管的源極;第七PM0S管的柵極連接時(shí)鐘信號(hào)的反相信號(hào)，漏極分別連接第五NM0S管的漏極和第七NM0S管的漏極;第七匪0S管的柵極連接時(shí)鐘信號(hào)，源極連接第六匪0S管的漏極；第六匪0S管的柵極連接第六PM0S管的柵極，源極接地;第八PM0S管的柵極連接復(fù)位信號(hào)的反相信號(hào)，源極連接電源，漏極分別連接第九PM0S管的源極和第十PM0S管的源極;第九PM0S管的柵極連接第七PM0S管的漏極，漏極連接第六PM0S管的柵極;第十PM0S管的柵極連接置位信號(hào)，漏極連接第六PM0S管的柵極;第八NM0S管的柵極連接復(fù)位信號(hào)的反相信號(hào)，漏極連接第六PM0S管的柵極，源極接地;第十NM0S管的柵極連接第七PM0S管的漏極，漏極連接第六PM0S管的柵極，源極連接第九NM0S管的漏極;第九NM0S管的柵極連接置位信號(hào)，源極接地；
所述從鎖存電路包括第十三至第十七PM0S管以及第十三至第十七匪0S管，其中，第十三PM0S管的柵極連接復(fù)位信號(hào)，源極連接電源，漏極分別連接第十六PM0S管的漏極、第十三NM0S管的漏極和第十四NM0S管的漏極;第十四PM0S管的柵極連接置位信號(hào)的反相信號(hào)，源極連接電源，漏極連接第十五PM0S管的源極;第十五PM0S管的柵極連接輸出端，漏極連接第十六PM0S管的源極;第十六PM0S管的柵極連接時(shí)鐘信號(hào)；第十三W0S管的柵極連接置位信號(hào)的反相信號(hào)，源極分別連接第十五匪0S管的源極和第十六匪0S管的漏極;第十六匪0S管的柵極連接復(fù)位信號(hào)，源極接地;第十四NM0S管的柵極連接時(shí)鐘信號(hào)的反相信號(hào)，源極連接第十五匪0S管的漏極;第十五匪0S管的柵極連接輸出端;第十七PM0S管的柵極分別連接第十三PM0S管的漏極和第十七NM0S管的柵極，源極連接電源，漏極連接輸出端;第十七NM0S管的漏極連接輸出端，源極接地；
所述三態(tài)門(mén)的輸入端連接第十PM0S管的漏極，輸出端連接第十三PM0S管的漏極。
[0008]作為本發(fā)明的進(jìn)一步優(yōu)化方案，所述三態(tài)門(mén)包括第i^一PM0S管、第十二PM0S管以及第i^一匪0S管、第十二匪0S管，其中，第^^一PM0S管的柵極分別連接第^^一匪0S管的柵極、第十PM0S管的漏極，源極連接電源，漏極連接第十二 PM0S管的源極;第十二 PM0S管的柵極連接時(shí)鐘信號(hào)的反相信號(hào)，漏極分別連接第十二 NM0S管的漏極、第十三PM0S管的漏極;第十二匪0S管的柵極連接時(shí)鐘信號(hào)，源極連接第i^一NM0S管的漏極，第^^一NM0S管的源極接地。
[0009]作為本發(fā)明的進(jìn)一步優(yōu)化方案，還包括第一輸入信號(hào)處理電路，用以對(duì)數(shù)據(jù)選擇控制信號(hào)進(jìn)行反相;所述第一輸入信號(hào)處理電路包括第十九PM0S管和第十九NM0S管，其中，第十九PM0S管的柵極和第十九NM0S管的柵極連接，兩者的公共端作為輸入端，輸入數(shù)據(jù)選擇控制信號(hào);第十九PM0S管的源極連接電源，第十九NM0S管的源極接地;第十九PM0S管的漏極和第十九匪0S管的漏極連接，兩者的公共端作為輸出端，輸出數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)。
[0010]作為本發(fā)明的進(jìn)一步優(yōu)化方案，還包括第二輸入信號(hào)處理電路，用以對(duì)時(shí)鐘信號(hào)進(jìn)行反相；所述第二輸入信號(hào)處理電路包括第二十PM0S管和第二十NM0S管，其中，第二十PM0S管的柵極和第二十NM0S管的柵極連接，兩者的公共端作為輸入端，輸入時(shí)鐘信號(hào);第二十PM0S管的源極連接電源，第二十匪0S管的源極接地;第二十PM0S管的漏極和第二十匪0S管的漏極連接，兩者的公共端作為輸出端，輸出時(shí)鐘信號(hào)的反相信號(hào)。
[0011]作為本發(fā)明的進(jìn)一步優(yōu)化方案，還包括第三輸入信號(hào)處理電路，用以對(duì)復(fù)位信號(hào)進(jìn)行反相;所述第三輸入信號(hào)處理電路包括第二i^一PM0S管和第二^^一NM0S管，其中，第二十一 PM0S管的柵極和第二十一 NM0S管的柵極連接，兩者的公共端作為輸入端，輸入復(fù)位信號(hào);第二 i^一PM0S管的源極連接電源，第二 i^一NM0S管的源極接地;第二 ^^一PM0S管的漏極和第二十一 NM0S管的漏極連接，兩者的公共端作為輸出端，輸出復(fù)位信號(hào)的反相信號(hào)。
[0012]作為本發(fā)明的進(jìn)一步優(yōu)化方案，還包括第四輸入信號(hào)處理電路，用以對(duì)置位信號(hào)進(jìn)行反相;所述第四輸入信號(hào)處理電路包括第二十二PM0S管和第二十二NM0S管，其中，第二十二 PM0S管的柵極和第二十二 NM0S管的柵極連接，兩者的公共端作為輸入端，輸入置位信號(hào);第二十二 PM0S管的源極連接電源，第二十二 NM0S管的源極接地;第二十二 PM0S管的漏極和第二十二 NM0S管的漏極連接，兩者的公共端作為輸出端，輸出置位信號(hào)的反相信號(hào)。
[0013]本發(fā)明采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果:本發(fā)明采用數(shù)據(jù)輸入選擇電路、主鎖存電路和從鎖存電路，兩組數(shù)據(jù)首先進(jìn)入數(shù)據(jù)輸入選擇電路，在數(shù)據(jù)選擇控制信號(hào)SE的控制下只選通一路數(shù)據(jù)進(jìn)入到鎖存電路，也就是說(shuō)同一時(shí)刻有且只有一路數(shù)據(jù)能進(jìn)入主從型D觸發(fā)器。之后數(shù)據(jù)在時(shí)鐘信號(hào)的控制下由主鎖存器流入從鎖存器，并輸出給后續(xù)電路，實(shí)現(xiàn)主從型D觸發(fā)器的復(fù)用。在正常數(shù)據(jù)鎖存輸出的同時(shí)，電路可以在置位信號(hào)和復(fù)位信號(hào)的作用下，對(duì)輸出進(jìn)行置位或者復(fù)位操作;采用一個(gè)三態(tài)門(mén)和一個(gè)反相器的形式，雖然在管子數(shù)量上和傳統(tǒng)D觸發(fā)器相同，但是三態(tài)門(mén)源漏共享的結(jié)構(gòu)占用了比傳輸門(mén)更小的版圖面積，減小了寄生電容，提升了電路響應(yīng)速度。
【附圖說(shuō)明】
[0014]圖1是傳統(tǒng)的帶置位和復(fù)位信號(hào)的主從型D觸發(fā)器邏輯電路示意圖。
[0015]圖2是本發(fā)明的電路不意圖。
[0016]其中，PM1-PM22是第一PM0S管-第二十二 PM0S管;匪1-NM22是第一匪0S管-第二十二NM0S管;D0是第一數(shù)據(jù)輸入端;D1是第二數(shù)據(jù)輸入端;Q是輸出端;CK是時(shí)鐘信號(hào);CKN是時(shí)鐘信號(hào)的反相信號(hào);SE是數(shù)據(jù)選擇控制信號(hào);SEN是數(shù)據(jù)選擇控制信號(hào)的反相信號(hào);S是置位信號(hào);SN是置位信號(hào)的反相信號(hào);