一種逐次逼近模數轉換器裝置的制造方法
【技術領域】
[0001]本發(fā)明屬于集成電路設計領域，具體涉及一種逐次逼近模數轉換器裝置。
【背景技術】
[0002]自20世紀80年代初期，數字信號處理算法的功能日益增強，由于數字信號的諸多優(yōu)點，比如可以設計成精確的線性相位系統、對環(huán)境變化不敏感、易于集成等，許多類型的信號處理已轉移到數字領域。但是自然界產生的信號，至少在宏觀上是模擬量。這就需要一個模擬世界與數字世界的一個接口電路，ADC(模數轉換器)就扮演著一個這樣的角色。ADC就是把一個模擬的信號經過量化處理轉化成相應的數字信號，交由后續(xù)數字電路進行處理。模數轉換器是現代通信系統中不可或缺的重要模塊，它是模擬電路和數字電路的接口電路。
[0003]對于一個N比特的傳統結構的逐次逼近型ADC，如圖1所示，由采樣保持模塊、比較器、逐次逼近控制模塊和DAC(數模轉換器)組成。其工作原理如下:采樣保持模塊在第一個時鐘周期采樣輸入信號Vin，輸出信號VS&H，該信號在后面連續(xù)的N個時鐘周期內保持不變。比較器比較信號VS&H和來自DAC的輸出信號VDAe。逐次逼近控制模塊根據比較器的輸出，產生ADC輸出信號，該ADC輸出信號同時輸入給數模轉換器，由數模轉換器對該信號進行轉換，并輸出到比較器，與信號VS&H進行比較。一般每個時鐘周期確定ADC —個比特，傳統結構的逐次逼近型ADC的一次輸出一般需要N+1個時鐘周期。傳統結構的逐次逼近型ADC只具有中等轉換精度和中等轉換速度，結構簡單，雖然可以做到很低的功耗和較小的芯片面積，但由于器件失配和噪聲的影響，在一些需要高轉換精度的低壓系統應用場合中，就無法滿足實用要求，如現代低壓低功耗通信系統的應用領域。

【發(fā)明內容】

[0004]本發(fā)明提供一種逐次逼近模數轉換器裝置，進一步提高了逐次逼近型ADC的轉換精度，使其滿足現代低壓低功耗通信系統的高性能要求。
[0005]為達到上述目的，本發(fā)明提供以下技術方案:
[0006]—種逐次逼近模數轉換器裝置，包括采樣保持模塊和N位數模轉換器；所述采樣保持模塊對輸入的模擬信號進行采樣，并輸出采樣信號Vsample，所述N位數模轉換器將輸入數字信號轉換為模擬信號Vdac ;還包括:鐘控比較器、逐次逼近控制模塊、參考延時模塊及快慢檢測模塊。
[0007]所述鐘控比較器根據采樣信號Vsample和模擬信號Vdac輸出比較信號VC0MP給所述逐次逼近控制模塊，所述鐘控比較器還輸出比較結束信號RDY給所述快慢檢測模塊。
[0008]所述參考延時模塊輸出延時時鐘信號CLK_Tth給所述快慢檢測模塊。
[0009]所述快慢檢測模塊檢測所述比較結束信號RDY輸出第一快慢信號SL0W1或第二快慢信號SL0W2給所述逐次逼近控制模塊。
[0010]所述逐次逼近控制模塊對比較位逐位置1輸出N位二進制數據DN?D1作為所述N位數模轉換器的輸入數字信號，所述逐次逼近控制模塊還檢測所述第一快慢信號SL0W1或第二快慢信號SL0W2、比較信號VCOMP，并確定輸出的N位二進制數據DN?D1，直至逐位比較結束后輸出N位二進制數據DN?D1作為所述逐次逼近模數轉換器裝置的輸出。
[0011]優(yōu)選的，所述第一快慢信號SL0W1為高電平時，所述逐次逼近控制模塊檢測所述比較信號VC0MP的電平；如果所述VC0MP為高電平，則所述比較位的值保持為1，并對所述比較位的下一位的值置1輸出N位二進制數據DN?D1，否則所述比較位的值復位為0，并對所述比較位的下一位的值置1輸出N位二進制數據DN?D1。
[0012]所述第一快慢信號SL0W1為低電平時，所述逐次逼近控制模塊對所述比較位的值保持為1，且對輸出的N位二進制數據DN?D1加1輸出作為所述N位數模轉換器的輸入數字信號，并再次進行比較，所述快慢檢測模塊根據延時時鐘信號CLK_Tth檢測比較結束信號RDY，輸出所述第二快慢信號SL0W2，如果所述第二快慢信號SL0W2為高電平，則逐位比較結束，所述逐次逼近控制模塊的N位二進制數據DN?D1減2輸出作為所述逐次逼近模數轉換器裝置的輸出，如果所述第二快慢信號SL0W2為低電平，則逐位比較結束，所述逐次逼近控制模塊的N位二進制數據DN?D1減1輸出作為所述逐次逼近模數轉換器裝置的輸出。
[0013]優(yōu)選的，所述鐘控比較器的第一輸入信號Vcomin是所述采樣信號Vsample與所述模擬信號Vdac的差值，所述鐘控比較器的第二輸入信號是接地電平GND。
[0014]當所述鐘控比較器的時鐘信號CLK為高電平時，所述鐘控比較器對輸入信號進行比較。
[0015]當所述鐘控比較器的時鐘信號CLK為低電平時，所述鐘控比較器保持比較結果。
[0016]所述鐘控比較器的第一輸入信號Vcomin小于所述鐘控比較器的亞穩(wěn)態(tài)值A V?時，所述鐘控比較器輸出比較結束信號RDY為低電平，否則輸出所述比較結束信號RDY為高電平。
[0017]優(yōu)選的，所述鐘控比較器包括:差分比較器、第一反相器、第二反相器、異或門和RS鎖存器。
[0018]所述第一反相器的輸入端與所述差分比較器第一輸出端相連，所述第一反相器的輸出端與所述異或門的第一輸入端相連。
[0019]所述第二反相器的輸入端與所述差分比較器第二輸出端相連，所述第二反相器的輸出端與所述異或門的第二輸入端相連。
[0020]所述RS鎖存器的第一輸入端連接所述差分比較器的第一輸出端，所述RS鎖存器的第二輸入端連接所述差分比較器的第二輸出端，所述RS鎖存器的第三輸入端連接時鐘信號CLK，所述RS鎖存器的第一輸出端作為所述鐘控比較器的第一輸出端，輸出所述比較信號VC0MP。
[0021]所述異或門的輸出端作為所述鐘控比較器的第二輸出端，輸出所述比較結束信號RDY。
[0022]優(yōu)選的，所述參考延時模塊的第一輸入信號為時鐘信號CLK，與所述鐘控比較器的時鐘信號CLK相同，所述參考延時模塊的第二輸入信號Vctl控制所述參考延時模塊對時鐘信號CLK延時的閾值時間Tth值。
[0023]所述延時時鐘信號CLK_Tth是時鐘信號CLK延時Tth時間的時鐘信號。
[0024]優(yōu)選的，所述延時時鐘信號CLK_Tth控制所述快慢檢測模塊的輸出，在所述延時時鐘信號CLK_Tth上升沿時，所述快慢檢測模塊檢測所述比較結束信號RDY的電平值。
[0025]如果檢測到所述比較結束信號RDY為低電平，則所述快慢檢測模塊輸出所述第一快慢信號SL0W1或所述第二快慢信號SL0W2為低電平，如果檢測到所述比較結束信號RDY為高電平，則所述快慢檢測模塊輸出所述第一快慢信號SL0W1或所述第二快慢信號SL0W2為高電平。
[0026]優(yōu)選的，所述逐次逼近控制模塊包括:邏輯控制模塊和就近判斷邏輯模塊。
[0027]所述比較信號VC0MP作為所述邏輯控制模塊的輸入信號，所述邏輯控制模塊逐位置1輸出N位二進制數據DN?D1作為所述N位數模轉換器的輸入數字信號，直至逐位比較結束后輸出N位二進制數據DN?D1作為所述逐次逼近模數轉換器裝置的輸出。
[0028]所述第一快慢信號SL0W1或所述第二快慢信號SL0W2作為所述就近判斷邏輯模塊的輸入信號，所述就近判斷邏輯模塊控制所述邏輯控制模塊輸出N位二進制數據DN?D1。
[0029]優(yōu)選的，所述第一快慢信號SL0W1為低電平時，所述就近判斷邏輯模塊控制所述邏輯控制模塊的N位二進制數據DN?D1加1輸出。
[0030]所述第一快慢信號SL0W1為高電平時，所述就近判斷邏輯模塊不輸出控制，所述邏輯控制模塊檢測所述比較信號VC0MP的電平；如果所述VC0MP為高電平，則所述比較位的值保持為1，并對所述比較位的下一位的值置1輸出N位二進制數據DN?D1，否則所述比較位的值復位為0，并對所述比較位的下一位的值置1輸出N位二進制數據DN?D1。
[0031]所述第二快慢信號SL0W2為低電平時，所述就近判斷邏輯模塊控制所述邏輯控制模塊的N位二進制數據DN?D1減1輸出，作為所述逐次逼近模數轉換器裝置的輸出。
[0032]所述第二快慢信號SL0W2為高電平時，所述就近判斷邏輯模塊控制所述邏輯控制模塊的N位二進制數據DN?D1減2輸出，作為所述逐次逼近模數轉換器裝置的輸出。
[0033]優(yōu)選的，所述就近判斷邏輯模塊控制所述逐次逼近模數轉換器裝置的輸出，所述逐次逼近模數轉換器裝置的一次輸出所需的時間小等于N+3個時鐘周期，且大等于4個時鐘周期。
[0034]本發(fā)明提供一種逐次逼近模數轉換器裝置，相較傳統的逐次逼近型模數轉換器，通過判斷比較器的比較速度，并采用本發(fā)明提出的就近判斷邏輯，可有效的提高模數轉換器的精度。就近判斷邏輯是指通過邏輯電路對比較器的比較速度進行判斷，進而對ADC的最低有效比特進行優(yōu)化。本發(fā)明的電路結構和控制邏輯簡單，易于實現，特別適合應用于對精度要求較高的通信系統等應用場合。
【附圖說明】
[0035]為了更清楚地說明本發(fā)明的具體實施例，下面將對實施例中所需要使用的附圖作簡單地介紹。
[0036]圖1:是現有技術逐次逼近模轉換器結構示意圖；
[0037]圖2:是本發(fā)明提供的一種逐次逼近模數轉換器裝置結構示意圖；
[0038]圖3:是本發(fā)明實施例提供的逐次逼近模數轉換器裝置的時序圖；
[0039]圖4:是本發(fā)明實施例提拱的鐘控比較器亞穩(wěn)態(tài)特性示意圖；
[0040]圖5:是本發(fā)明實施例提供的一種鐘控比較器結構示意圖。
【具體實施方式】
[0041]為了使本技術