一種帶有電壓自舉的高速基準緩沖電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及應用于數(shù)模轉(zhuǎn)換器中的基準緩沖電路。
【背景技術(shù)】
[0002]隨著半導體技術(shù)的迅速發(fā)展，高速高精度模數(shù)轉(zhuǎn)換器已廣泛應用于數(shù)字通訊、軍事雷達等領(lǐng)域。流水線模數(shù)轉(zhuǎn)換器Pipelined ADC作為目前主流的ADC產(chǎn)品之一，能夠很好的兼顧速度與精度的要求。在流水線模數(shù)轉(zhuǎn)換器中，帶乘法的數(shù)模轉(zhuǎn)換器MDAC作為其重要組成部分，其性能決定了整個流水線模數(shù)轉(zhuǎn)換器的性能。隨著工藝技術(shù)的發(fā)展，電源電壓的降低，應用于MDAC中的基準緩沖電路的設(shè)計無疑面臨著新的挑戰(zhàn)。
[0003]在較低的電源電壓下想要獲得相對較高的MDAC模塊參考電壓比，且使用NMOS晶體管提高基準驅(qū)動速度，則NMOS管柵電壓必須超過電源電壓，現(xiàn)有解決方案為在需要高電源電壓部分采用局部高電源供電，采用此種方案不僅導致電路整體功耗的增大，且整個芯片為此要增加一個電壓域，此外，也增加了版圖設(shè)計的難度。

【發(fā)明內(nèi)容】

[0004]發(fā)明目的:為了克服現(xiàn)有技術(shù)中存在的不足，提供一種帶有電壓自舉的高速基準緩沖電路，降低電路功耗。
[0005]技術(shù)方案:一種帶有電壓自舉的高速基準緩沖電路包括:含電壓自舉電路的運放、源隨電路；
[0006]所述含電壓自舉電路的運放包括:第一電容、第二電容、第三電容、第四電容、第一NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管及時鐘電路；其中，第一 NMOS管的漏極接電源電壓VDD，源極與第一電容的第一端相連，且與第二 NMOS管的柵極相連，所述第一電容的第二端接時鐘信號clka-;第二NMOS管的漏極接電源電壓VDD，源極與第二電容的第一端相連，且與第一 NMOS管的柵極相連，所述第二電容的第二端接時鐘信號clka，所述時鐘信號clka-為時鐘信號clka的反相信號；所述第三NMOS管的漏極接電源電壓VDD，柵極與所述第二 NMOS管的柵極相連，所述第三NMOS管的源極與所述第三電容的第一端相連，所述第三電容的第二端與時鐘信號clkb-相連；所述第四NMOS管的漏極接電源電壓VDD，柵極與所述第一 NMOS管的柵極相連，所述第四NMOS管的源極與所述第四電容的第一端相連，所述第四電容的第二端與時鐘信號clkb相連；所述第一 PMOS管的源極與第二 PMOS管的源極相連，漏極接第三電容的第一端，柵極與第二 PMOS管的漏極相連，且與第四電容的第一端相連；所述第二 PMOS管的漏極接第四電容的第一端，柵極與第一 PMOS管的漏極相連，且與第三電容的第一端相連；所述第三PMOS管的源極與第四PMOS管的源極相連，且與第一PMOS管源極及第二 PMOS管源極相連，所述第三PMOS管的柵極與漏極短接，且與第四PMOS管的柵極相連，同時與第五NMOS管的漏極相連，所述第四PMOS管的漏極與第六NMOS管漏極相連，且作為含電壓自舉電路的運放的輸出端；所述第五NMOS管的柵極接作為含電壓自舉電路的運放的正相輸入端，源極與第七NMOS管的漏極相連，且與第六NMOS管的源極相連，所述第六NMOS管的柵極作為含電壓自舉電路的運放的反相輸入端；所述第七NMOS管的柵極接外部固定電壓Vb，其中Vb是固定電壓值400mV，源極接地電位；
[0007]所述時鐘電路包含第一反相器，第二反相器、第三反相器、第四反相器、第五反相器、第一傳輸門；所述第一反相器的輸入端接輸入時鐘信號、輸出端接第二反相器的輸入，所述第二反相器的輸出端輸出所述時鐘信號clka-，并接第四反相器的輸入端，所述第四反相器的輸出端輸出所述時鐘信號clkb-;所述第一傳輸門的第一端接輸入時鐘信號，第二端接第三反相器的輸入，所述第三反相器的輸出端輸出所述時鐘信號clka，并接第五反相器的輸入，所述第五反相器的輸出端輸出所述時鐘信號clkb ；
[0008]所述源隨電路包括:第八NMOS管、第九NMOS管、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻；其中，第八NMOS管的漏極接電源電壓VDD，柵極與含電壓自舉電路的運放的輸出端相連，源極與第一電阻的第一端相連，且與含電壓自舉電路的運放的反相輸入端相連，所述第一電阻的第二端與第二電阻的第一端相連，所述第二電阻的第二端與第三電阻的第一端相連，所述第三電阻的第二端與地電位相連；第九NMOS管的漏極接電源電壓VDD，柵極與含電壓自舉電路的運放的輸出端相連，源極與第四電阻的第一端相連，且接輸出引腳VRP，所述第四電阻的第二端與第五電阻的第一端相連，所述第五電阻的第二端與第六電阻的第一端相連，且接輸出引腳VRM，所述第六電阻的第二端與地電位相連。
[0009]有益效果:本發(fā)明的帶有電壓自舉的高速基準緩沖電路，在電源電壓為VDD時，采用電源自舉方式，得到2VDD電源電壓，與現(xiàn)有采用常規(guī)的高電源電壓的電路相比，降低了整體電路的功耗，避免了兩種電源域，因為2VDD局部電壓的存在，使得NMOS晶體管柵電壓可以超過VDD，進而生成接近于VDD的參考電平，電路速度大大提高，此外，因整體電路僅有一個電源電壓，電路得到簡化，性能更加良好。
【附圖說明】
[0010]圖1為一種帶有電壓自舉的高速基準緩沖電路的結(jié)構(gòu)示意圖；
[0011]圖2為1.2V電源電壓下生成自舉電源2.4V仿真曲線；
[0012]圖3為1.2V電源電壓下運放輸出1.5V仿真曲線；
[0013]圖4為基準緩沖與模數(shù)轉(zhuǎn)換器級聯(lián)仿真曲線。
【具體實施方式】
[0014]下面結(jié)合附圖對本發(fā)明做更進一步的解釋。
[0015]本發(fā)明所述的帶有電壓自舉的高速基準緩沖電路包括:含電壓自舉電路的運放、源隨電路；含電壓自舉的運放與源隨電路相連。
[0016]如圖1所示，含電壓自舉的運放包括:第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第一 NMOS管MNl、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS 管 MN5、第六 NMOS 管 MN6、第七 NMOS 管 MN7、第一 PMOS 管 MPl、第二 PMOS 管 MP2、第三PMOS管MP3、第四PMOS管MP4及時鐘電路。
[0017]其中，第一 NMOS管麗I的漏極接電源電壓VDD，源極與第一電容Cl的第一端相連，且與第二 NMOS管麗2的柵極相連，第一電容Cl的第二端接時鐘信號clka-。第二 NMOS管麗2的漏極接電源電壓VDD，源極與第二電容C2的第一端相連，且與第一 NMOS管麗I的柵極相連，第二電容C2的第二端接時鐘信號clka。時鐘信號clka-為時鐘信號clka的反相信號。
[0018]第三NMOS管匪3的漏極接電源電壓VDD，柵極與第二 NMOS管麗2的柵極相連，第三NMOS管麗3的源極與第三電容C3的第一端相連，第三電容C3的第二端與時鐘信號clkb-相連。
[0019]第四NMOS管NM4的漏極接電源電壓VDD，柵極與第一 NMOS管麗I的柵極相連，第四NMOS管MN4的源極與第四電容C4的第一端相連，第四電容C4的第二端與時鐘信號clkb相連。
[0020]第一 PMOS管MPl的源極與第二 PMOS管MP2的源極相連，漏極接第三電容C3的第一端，柵極與第二 PMOS管MP2的漏極相連，且與第四電容C4的第一端相連。第二 PMOS管MP2的漏極接第四電容C4的第一端，柵極與第一 PMOS管MPl的漏極相連，且與第三電容C3的第一端相連。
[0021]第三PMOS管MP3的源極與第四PMOS管MP4的源極相連，且與第一 PMOS管MPl源極及第二 PMOS管MP2源極相連，第三PMOS管MP3的柵極與漏極短接，且與第四PMOS管MP4的柵極相連，同時與第五NMOS管MN5的漏極相連，第四PMOS管MP4的漏極與第六NMOS管MN6漏極相連，且作為含電壓自舉電路的運放的輸出端Vout。
[0022]第五NMOS管MN5的柵極作為含電壓自舉電路的運放的正相輸入端Vin+，源極與第七NMOS管MN7的漏極相連，且與第六NMOS管MN6的源極相連，第六NMOS管MN6的柵極接作為含電壓自舉電路的運放的反相輸入端Vin-。第七NMOS管麗7的柵極接外部固定電壓Vb，其中Vb是固定電壓值，為放大器偏置電壓，源極接地電位。
[0023]時鐘電路包含第一反相器invl，第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第一傳輸門TG1。第一反相器invl的輸入端接輸入時鐘信號、輸出端接第二反相器irw2的輸入，第二反相器inv2的輸出端輸出時鐘信號clka-，并接第四反相器inv4的輸入端，第四反相器inv4的輸出端輸出時鐘信號clkb-。第一傳輸門TGl的第一端接輸入時鐘信號，第二端接第三反相器inv3的輸入，第三反相器inv3的輸出端輸出時鐘信號clka，并接第五反相器inv5的輸入，第五反相器inv5的輸出端輸出所述時鐘信號
clkbo
[0024]含電壓自舉電路的運放中，第三PMOS管MP3的源極與第四PMOS管MP4的源極及第一 PMOS管MPl源極、第二 PMOS管MP2源極連接點為第一節(jié)點NI，第一 NMOS管MNl的柵極與第二 NMOS管MN2的源極連接點作為第三節(jié)點N3，第二 NMOS管MN2的柵極與第一 NMOS管麗I的源極連接點作為第四節(jié)點N4，所述第一 PMOS管MPl的柵極與第二 PMOS管MP2的漏極及第四電容C4的第一端相連點為第五節(jié)點N5，所述第二 PMOS管MP2的柵極與第一 PMOS管MPl的漏極相連，且與第三電容C3的第一端相連點為第五節(jié)點N5。第五NMOS管麗5、第六NMOS管MN6、第七NMOS管MN7、第三PMOS管MP3、第四PMOS管MP4構(gòu)成基本差分運算放大器。第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第一 NMOS管麗1、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一 PMOS管MP1、第二 PMOS管MP2構(gòu)成電壓自舉電路，在時鐘信號控制下，電壓自舉電路將基本差分運算放大器NI點電位舉到2VDD，從而保證基本差分運算放大器