量子位與芯片模式之間的頻率分離以減小普色損耗的制作方法
【專利說明】
[0001] 聯(lián)合研究聲明
[0002] 本發(fā)明是由美國軍方資助、在合同號為No.:W911NF-10-l-0324的政府支持下完 成的。政府對本發(fā)明享有一定的權利。
技術領域
[0003] 本發(fā)明涉及量子計算芯片，更具體地，涉及從量子位頻率中分離芯片模式頻率。
【背景技術】
[0004] 在量子計算中，量子位quantum bit (qubit)是最后經(jīng)歷了不期望的振蕩幅度和相 位（T1和T2弛豫）干擾（perturbations)的量子振蕩器。較長的相干時間（對于T1和T2 較大的值）與在系統(tǒng)去相干之前較長時間執(zhí)行量子操作是一致的。幾個因素可以導致振蕩 中的干擾并加速T1和T2弛豫（relaxation)。包括量子位、諧振器（resonators)和信號端 口的電路，以薄膜的形式形成在襯底上。襯底本身可以是去相干的一個源。通常由高介電 常數(shù)的絕緣材料形成的襯底，可以被視為具有芯片諧振模式（芯片模式）的微波諧振器，其 中芯片諧振模式可以與量子頻率很接近，從而使它們與量子頻率匹配并導致去相干（在此 我們稱之為普色效應（Purcell effect)或普色損失（Purcell loss))。
[0005] 因此，本領域需要解決前述提及的問題。

【發(fā)明內(nèi)容】

[0006] 根據(jù)本發(fā)明的一個實施例，一種控制在芯片的襯底的第一表面上形成的量子位的 普色損耗的方法包括：確定量子位的頻率；以及控制所述量子位的頻率與所述芯片的芯片 模式頻率之間的分離。
[0007] 根據(jù)本發(fā)明的另一個實施例，一種控制包含在芯片上的量子位中的普色的系統(tǒng)包 括：處理器，被配置為計算量子位頻率和芯片模式頻率；以及基于所述處理器的計算設計 的襯底。
[0008] 根據(jù)本發(fā)明的又一實施例，具有可控的普色損耗的芯片包括：在襯底的第一表面 上形成的量子位；以及被設計控制所述量子位的普色損耗的襯底。
[0009] 從又一方面看，本發(fā)明提供了一種計算機程序，其存儲在計算機可讀介質并被加 載到數(shù)字計算機的內(nèi)部存儲器，包括當所述程序在計算機上運行時用于執(zhí)行本發(fā)明的步驟 的軟件代碼部分。
[0010] 通過本發(fā)明的技術實現(xiàn)另外的特征和優(yōu)點。本發(fā)明的其它實施例和方面在此詳細 描述并被視為本發(fā)明的一部分。參照說明書和附圖可以更好地理解本發(fā)明的優(yōu)點和特征。
【附圖說明】
[0011] 參照如下圖所示的優(yōu)選實施例，僅僅通過實例的方式，現(xiàn)在將描述本發(fā)明。
[0012] 圖1是根據(jù)現(xiàn)有技術的芯片的三維視圖，并且在芯片中可以實現(xiàn)本發(fā)明的優(yōu)選實 施例；
[0013] 圖2示出根據(jù)本發(fā)明的優(yōu)選實施例的對于給定芯片諧振頻率的量子位頻率的函 數(shù)T1 ;
[0014]圖3是根據(jù)現(xiàn)有技術的計算芯片模式頻率的系統(tǒng)框圖，并且該系統(tǒng)可以實現(xiàn)本發(fā) 明的優(yōu)選實施例；以及
[0015]圖4是根據(jù)本發(fā)明優(yōu)選實施例的減小普色損耗的方法的流程圖。
【具體實施方式】
[0016] 如上所述，襯底的芯片模式（襯底諧振頻率）可以是量子位的振蕩中或普色損耗 中的干擾來源。芯片模式可以產(chǎn)生量子位之間的串擾（crosstalk)或者把來自環(huán)境的噪聲 引入量子位。在此描述的本發(fā)明的實施例涉及確保芯片模式頻率與量子位諧振頻率的分 離，以這種方式來解決耦合。
[0017] 圖1是根據(jù)本發(fā)明的實施例的芯片100的三維視圖。襯底110可以是硅片或藍寶 石晶片。電路120被圖案化為襯底110頂部的薄金屬膜和絕緣膜。電路120包括量子位 130,量子位130被微波脈沖通過它們與微波諧振器140的交互而詢問（interrogated)。電 路120也包括端口 150,通過端口 150引入驅動信號并且接收到電路120的輸出信號。雜 散能量（spuriousenergy)到量子位130的親合，可以由如上所述的諧振器140或者另一 個能量存儲器（energyreservoir)例如芯片模式導致。一種量化量子位130被成功地與 環(huán)境隔離的程度的方式是測量量子位130的相干次數(shù)（對于幅度來說是T1，對于相位相位 來說是T2)。以下的等式表明對由諧振器140產(chǎn)生的量子位130振蕩的示例性干擾影響T1 的因素。
[0018]
[0019] 這里Q是諧振器品質因子，F(xiàn)r是諧振頻率，F(xiàn)q是量子位頻率，以及g表示諧振器與 量子位之間的耦合。在這個表達式中提到的諧振器可以是有意制造的結構，例如圖1中的 諧振器，或者可以是在襯底110中的有損芯片模式（lossychipmodes)。如上面等式1所 表明的，由于T1和g成反比例，對諧振器140(或其它儲存器）的耦合的增加（g增加）使 T1減少。等式1也表明量子位130頻率和儲存器（諧振器140)頻率的增加的分離或者在 頻率差（Fr-Fq)(分子）的增加引起了T1的增加?？紤]到襯底作為能量儲存器，芯片諧振 頻率（Fr)可以與量子位頻率（Fq)接近，這樣（Fr-Fq)是相對較小的值，并且因此，T1是 相對較小的值。參見等式1，就由耦合對芯片模式導致的去相干的程度而言，增加T1的一種 方式是增加芯片諧振頻率與量子位頻率之間的分離。
[0020] 圖2示出對于給定的芯片諧振頻率的量子位頻率的函數(shù)T1。示意性的芯片諧振頻 率210是6GHz。示出具有四個不同頻率220的四個量子位130。如圖2所示，隨著量子頻 率220與芯片諧振頻率210的差的增加，T1增加。例如，量子位頻率220d是離芯片諧振頻 率最遠并且對應于圖2中最高T1值，而量子位頻率220b最接近芯片諧振頻率210并且對 應于圖2中最低T1值。
[0021] 量子位頻率和芯片諧振頻率之間分離的增加可以通過向襯底110的一個或多個 邊施加涂層（coating) 115 (圖1)而導致。在襯底110的一個或多個邊上的金屬涂層115 將芯片模式或諧振頻率頻移到（shift)更高的值。對于典型的幾何形狀和襯底110材料， 在施加金屬涂層115的基礎上，諧振頻率差不多可以加倍。涂層115改變了襯底110的邊 界條件（boundaryconditions)，從而把芯片模式增加到更高的頻率。當襯底110的所有四 個邊具有施加的涂層115,芯片模式對應于鼓模式（drummode)，在此襯底110的外邊具有 零電場?；谕繉?15,典型的芯片模式頻移（shift)可以是從6GHz(參照圖2所示）到 10GHz?；谶@個芯片模式頻移，其從最高的量子位頻率（小于圖2所示的7GHz)分離芯片 諧振頻率，對芯片模式的基于普色損耗的T1減小被最小化。
[0022] 上面的等式1表示諧振器品質因子和T1成正比，因而高Q值（表明相對于存 儲的諧振器能量的較低能量損耗率）對應于高T1值。為了讓芯片模式處于最高的Q，涂層 115可以是超導材料。此外，金屬涂層115可以包括粘附層（adhesionlayer)作為涂層115 的部分。例如，涂層115可以由鈦（Ti)涂層（大約50埃）和鋁（A1)涂層（大約500埃） 構成。例如，可以運用兩輪電子束蒸發(fā)來施加涂層115。
[0023] 圖3是根據(jù)本發(fā)明的實施例計算芯片模式頻率的系統(tǒng)300的框圖。通過系統(tǒng)300， 可以模擬施加涂層115的效果，例如，使得可以預測施加涂層115到一、二、三或四邊產(chǎn)生的 芯片模式頻率。通過預測，就可以確定為了實現(xiàn)芯片模式頻率與量子位頻率之間期望的T1 的最大分離或必要的分離而要施加涂層的邊的數(shù)目。系統(tǒng)300包括一個