基于fpga的高速adc同步采集系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001] 該發(fā)明屬于高速數(shù)據(jù)采集領(lǐng)域，具體涉及一種基于FPGA的高速同步采集系統(tǒng)。
【背景技術(shù)】
[0002] 在無線通信及信號(hào)接收處理領(lǐng)域中，處理的信號(hào)帶寬越來越寬，對ADC的采樣率 要求越來越高，同時(shí)對采樣系統(tǒng)的SNR(信噪比）、SFDR(無雜散動(dòng)態(tài)范圍，用于A/D轉(zhuǎn)換器 和D/A轉(zhuǎn)換器的指標(biāo)）和同步性等性能指標(biāo)要求日益苛刻。傳統(tǒng)的信號(hào)采集板的采樣率不 夠高，SNR、SFDR和同步性指標(biāo)不能滿足寬帶信號(hào)采集處理的要求，尤其是需要對多通道信 號(hào)同步處理的接收設(shè)備相關(guān)應(yīng)用中，傳統(tǒng)的信號(hào)采集板卡更無法滿足當(dāng)前主流設(shè)計(jì)要求， 因此，迫切需要一種高性能新型采樣技術(shù)。
[0003] 本設(shè)計(jì)提出了一種SNR和SFDR性能高，同步性好的高速同步采樣系統(tǒng)，可解決傳 統(tǒng)采樣系統(tǒng)當(dāng)前無法解決的問題。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明提供了一種基于FPGA(現(xiàn)場可編程門陣列）的高速同步采集系統(tǒng)，該發(fā)明 克服了傳統(tǒng)數(shù)據(jù)采集系統(tǒng)的不足，基于超低抖動(dòng)同步時(shí)鐘產(chǎn)生電路，配合寬頻信號(hào)調(diào)理電 路、高速采集電源設(shè)計(jì)技術(shù)、基于FPGA的信號(hào)處理平臺(tái)等實(shí)現(xiàn)了對多路模擬信號(hào)同步高速 采集，實(shí)現(xiàn)了較高的同步性以及SNR和SFDR性能，并且該板卡基于FMC結(jié)構(gòu)設(shè)計(jì)，具有較廣 泛的適用性。
[0005] 本發(fā)明的技術(shù)方案是：基于FPGA的高速ADC同步采集系統(tǒng)，包括基于FPGA的信號(hào) 處理平臺(tái)和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的時(shí)鐘信 號(hào)、控制信號(hào)和ADC采集的數(shù)據(jù)傳輸至基于FPGA的信號(hào)處理平臺(tái)上，通過基于FPGA的信號(hào) 處理平臺(tái)進(jìn)行后續(xù)信號(hào)處理；
[0006] 所述高速ADC同步采集子板包括超低抖動(dòng)同步時(shí)鐘產(chǎn)生電路、電源模塊、多個(gè)高 速ADC采集電路、每個(gè)高速ADC采集電路前端均連接寬頻信號(hào)調(diào)理電路；利用多通道ADC同 步技術(shù)對不同通道之間的ADC進(jìn)行同步采樣；利用超低抖動(dòng)同步時(shí)鐘產(chǎn)生電路產(chǎn)生滿足高 速ADC信噪比和同步性要求的多路低抖動(dòng)時(shí)鐘；采用兩級交流耦合的寬頻信號(hào)調(diào)理電路， 使高速ADC采集電路滿足輸入頻率從10kHz到700MHz的中頻信號(hào)采集；同時(shí)，電源模塊采 用低噪聲電源設(shè)計(jì)及布局布線技術(shù)保證高速ADC充分發(fā)揮其SNR和SFDR性能。
[0007] 進(jìn)一步的，所述基于FPGA的信號(hào)處理平臺(tái)和高速ADC同步采集子板通過標(biāo)準(zhǔn) FMC-HPC接插件連接，進(jìn)行信號(hào)傳輸。具有較廣泛的適用性。
[0008] 進(jìn)一步的，所述超低抖動(dòng)同步時(shí)鐘產(chǎn)生電路采用時(shí)鐘產(chǎn)生芯片AD9525,該芯片采 用外部VC0方案，能夠?qū)崿F(xiàn)最低30fs的輸出時(shí)鐘抖動(dòng)。完全滿足系統(tǒng)需求。
[0009] 進(jìn)一步的，所述時(shí)鐘產(chǎn)生芯片AD9525輸出多路同樣的時(shí)鐘信號(hào)，其中一路連接到 基于FPGA的信號(hào)處理平臺(tái)上的全局時(shí)鐘上，用于接收調(diào)理ADC的采樣數(shù)據(jù)，其余路一一對 應(yīng)連接高速ADC采集電路作為ADC的采樣時(shí)鐘。
[0010] 進(jìn)一步的，多個(gè)高速ADC采集電路的輸出時(shí)鐘和數(shù)據(jù)的同步設(shè)計(jì)方法如下：首先 FPGA對單個(gè)ADC的輸出時(shí)鐘和數(shù)據(jù)相位關(guān)系進(jìn)行校準(zhǔn)，校準(zhǔn)完成后；再對其他的ADC輸出 時(shí)鐘和數(shù)據(jù)相位關(guān)系進(jìn)行校準(zhǔn)，此校準(zhǔn)信號(hào)要滿足采樣時(shí)鐘的建立時(shí)間和保持時(shí)間與已校 準(zhǔn)的ADC保持一致，F(xiàn)PGA給出該觸發(fā)信號(hào)后，不同ADC之間的輸出時(shí)鐘和數(shù)據(jù)相位關(guān)系將 得到同步。
[0011] 進(jìn)一步的，所述時(shí)鐘產(chǎn)生芯片AD9525與每個(gè)高速ADC采集電路之間的時(shí)鐘信號(hào)均 通過2路連接線傳輸，所述2路連接線長度誤差小于5mi1，且在時(shí)鐘信號(hào)輸入高速ADC采集 電路的接收端時(shí)，需交流耦合之后再進(jìn)入高速ADC采集電路。保證時(shí)鐘同步及信號(hào)輸出質(zhì) 量。
[0012] 進(jìn)一步的，所述超低抖動(dòng)同步時(shí)鐘產(chǎn)生電路的參考輸入時(shí)鐘可選用內(nèi)時(shí)鐘和外時(shí) 鐘兩種方式。
[0013] 進(jìn)一步的，所述電源模塊采用兩級穩(wěn)壓設(shè)計(jì)，第一級為DC-DC電源，第二級為線性 LDO電源；第一級穩(wěn)壓電路主要將高電壓轉(zhuǎn)換成較低電源，第二級穩(wěn)壓電路主要為電路的 主芯片提供低噪聲電源。
[0014] 進(jìn)一步的，所述高速ADC同步采集子板上的高速信號(hào)孔內(nèi)徑選擇lOmil，外徑 18mil。以最大限度保持信號(hào)完整性。
[0015] 進(jìn)一步的，所述高速ADC同步采集子板，利用層間耦合電容去耦，將電源層與GND 層之間的間距拉低至3mil以內(nèi)。減少串?dāng)_。
[0016] 本發(fā)明的有益效果是：基于超低抖動(dòng)同步時(shí)鐘產(chǎn)生電路，配合寬頻信號(hào)調(diào)理電路、 高速采集電源設(shè)計(jì)技術(shù)、基于FPGA的信號(hào)處理平臺(tái)等實(shí)現(xiàn)了對多路模擬信號(hào)同步高速采 集，實(shí)現(xiàn)了較高的同步性以及SNR和SFDR性能，并且該板卡基于FMC結(jié)構(gòu)設(shè)計(jì)，具有較廣泛 的適用性。
【附圖說明】
[0017] 圖1基于FPGA的高速ADC同步采集系統(tǒng)組成框圖；
[0018] 圖2ADC時(shí)鐘產(chǎn)生電路框圖；
[0019] 圖3時(shí)鐘輸出相噪；
[0020] 圖4ADC輸入采樣時(shí)鐘匹配電路；
[0021] 圖5寬頻信號(hào)調(diào)理電路；
[0022] 圖6兩路ADC輸出同步框圖；
[0023] 圖7兩路ADC輸出隨路時(shí)鐘同步過程；
[0024] 圖8電源部分框圖；
[0025] 圖9ADC采集輸出的SNR、SFDR性能。
【具體實(shí)施方式】
[0026] 下面結(jié)合附圖對本發(fā)明作進(jìn)一步的說明。
[0027] 本專利通過一種基于FPGA的高速采集電路設(shè)計(jì)，實(shí)現(xiàn)了 2路采樣率為500MHz，量 化位寬為14bit的高速同步采集系統(tǒng)。實(shí)現(xiàn)了較高的同步性以及SNR和SFDR性能，并且該 板卡基于FMC結(jié)構(gòu)設(shè)計(jì)，具有較廣泛的適用性。
[0028] 如圖1所示，該設(shè)計(jì)基于多路超低抖動(dòng)高速時(shí)鐘產(chǎn)生電路，高速ADC前端信號(hào)調(diào)理 電路，多通道ADC同步技術(shù)，高速ADC低噪聲電源設(shè)計(jì)技術(shù)及布局布線技術(shù)，基于FPGA的信 號(hào)處理平臺(tái)設(shè)計(jì)技術(shù)等，完成對2路寬帶信號(hào)的高速同步數(shù)據(jù)采集。多路高速同步時(shí)鐘電 路產(chǎn)生滿足保證高速ADC信噪比和同步性要求的多路低抖動(dòng)時(shí)鐘。在高速ADC信號(hào)調(diào)理電 路中，采用兩級交流耦合的信號(hào)調(diào)理電路，可以滿足輸入頻率從10kHz到700MHz的中頻信 號(hào)采集，多通道ADC同步技術(shù)保證了不同通道之間的ADC可以進(jìn)行同步采樣。高速ADC低 噪聲電源設(shè)計(jì)及布局布線技術(shù)保證了ADC充分發(fā)揮其SNR和SFDR性能。基于FPGA的信號(hào) 處理平臺(tái)完成對高速ADC采集數(shù)據(jù)的接收和處理等。
[0029] 該設(shè)計(jì)完成了對2路信號(hào)的高速同步采集，并保證ADC的SNR及SFDR指標(biāo)。適用 于對信號(hào)同步性要求較高，或者對信號(hào)的采樣率和SNR和SFDR要求較高的信號(hào)采集、信號(hào) 處理領(lǐng)域，可以應(yīng)用于無線通信，電子偵察，數(shù)字儀表，電子對抗等多種領(lǐng)域。
[0030] 1、高速ADC同步時(shí)鐘產(chǎn)生
[0031] 當(dāng)高速ADC采樣信號(hào)的最高頻率較高時(shí)，ADC的信噪比（SNR)對采樣時(shí)鐘的抖動(dòng) 非常敏感，為了滿足ADC的信噪比和同步性，需要選擇抖動(dòng)性能較好的時(shí)鐘源。高速ADC的 理想SNR與中頻輸入、采樣率等的關(guān)系如公式1所示：
[0032]SNR(dB) = -201g(2 3iFinjtotal) (1)
[0033] 其中：Fin是被數(shù)字化的最高頻率，jtotal是被采樣時(shí)鐘的均方根RMS總抖動(dòng)，其中 包括ADC的采樣時(shí)鐘抖動(dòng)jelk，以及ADC本身的孔徑抖動(dòng)jad。。
[0034] 本系統(tǒng)選用的AD芯片采樣率為500MHz，量化位寬14bit。系統(tǒng)輸入的最高模擬頻 率為700MHz，系統(tǒng)實(shí)際輸入