以閉合相應(yīng)的相位開關(guān)SWm+1 )。當(dāng)目前位元(位元m+1)完成比較，換句話說，跨于陣列(13A與13B)的相應(yīng)電容器131 (Cm+1)的電壓被分開(一個(gè)為邏輯“ I ”，另一個(gè)為邏輯“O”)，則目前位元(例如，位元m+1)相應(yīng)的相位信號(hào)(Phase_m+1)變?yōu)榉侵鲃?dòng)(以斷開相應(yīng)的相位開關(guān)SWm+1)。
[0057]上述比較的完成可由時(shí)序邏輯14來偵測，該時(shí)序邏輯14可由多個(gè)或門(OR gate)141組成，其分別對(duì)應(yīng)至二元搜尋的多個(gè)位元。每一或門141的二輸入分別接收相應(yīng)電容器131的反相邏輯狀態(tài)，因而產(chǎn)生完成信號(hào)(Clkl/Clk2…/Clkn)。借此，當(dāng)某一位元完成比較，換句話說，跨于陣列(13A與13B)的相應(yīng)電容器131的電壓被分開(一個(gè)為邏輯“ 1”，另一個(gè)為邏輯“0”)，則或門141的輸出(由原來的邏輯“O”)變?yōu)檫壿嫛癐”。在本實(shí)施例中，為了不影響到電容器131的電荷，因此改為擷取閂鎖器133與反相器134之間的中間節(jié)點(diǎn)，以間接得到電容器131的跨壓，其中閂鎖器133與反相器134設(shè)于相位開關(guān)132與電容器131之間。如圖1所示，閂鎖器133包含交叉耦合的二反相器，其形成閉合回路。閂鎖器133的細(xì)節(jié)將于后續(xù)篇幅描述。
[0058]如前所述，當(dāng)前一位元完成比較，則相位信號(hào)變?yōu)橹鲃?dòng)；且當(dāng)目前位元完成比較，則相位信號(hào)變?yōu)榉侵鲃?dòng)。在一實(shí)施例中，如圖2所不,位兀i+Ι的相位信號(hào)(Phase_i+1)可使用及門(AND gate) 35來產(chǎn)生，其二輸入分別接收前一位元i的完成信號(hào)Clki與目前位元i+Ι的反相完成信號(hào)/Clki+Ι。圖3例示產(chǎn)生相位信號(hào)的相關(guān)時(shí)序圖。值得注意的是，對(duì)于位兀I的相位信號(hào)(Phase_l),是以反相取樣時(shí)鐘/Clks以取代完成信號(hào)Clki。
[0059]根據(jù)上述實(shí)施例，不但相位開關(guān)132于二元搜尋時(shí)可采用非同步方式來操作，且使用簡單邏輯電路，例如或門141組成的時(shí)序邏輯14 (圖1)與及門35 (圖2)，可降低逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器的控制電路的復(fù)雜性。
[0060]圖4顯示本發(fā)明另一實(shí)施例的逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器400的電路。本實(shí)施例的架構(gòu)類似于圖1所示實(shí)施例，不同的地方在于本實(shí)施例使用一或多個(gè)延遲單元(例如反相器)142，串接于部分或門141的后面。根據(jù)本實(shí)施例的特征之一，較高有效位元所使用的延遲單元142多于較低有效位元，其原因在于，具較大電容值的電容器131需要較多時(shí)間來達(dá)到穩(wěn)定。
[0061]根據(jù)本實(shí)施例的另一特征，數(shù)字至模擬轉(zhuǎn)換器(13A與13B)的穩(wěn)定時(shí)間是為非同步或可調(diào)適的(adaptive)。在本實(shí)施例中，僅有當(dāng)比較器12的輸出電壓Vop與Von變?yōu)橛行译娙萜?31變?yōu)榉€(wěn)定，比較器12才進(jìn)行比較。圖5顯示產(chǎn)生比較時(shí)鐘Clkc的電路，可適用于圖4的逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器400。如圖所示，及門51接收比較器12的輸出電壓Vop與Von，以產(chǎn)生有效信號(hào)(valid)。僅有當(dāng)有效信號(hào)(Valid)變?yōu)橹鲃?dòng)(邏輯“ I”)且至少一相位信號(hào)(Phase_l/Phase_2...)(特別是較高有效位元相應(yīng)的相位信號(hào))變?yōu)橹鲃?dòng)(邏輯“I”)時(shí)，比較時(shí)鐘Clkc才會(huì)變?yōu)橹鲃?dòng)。
[0062]圖6A顯示本發(fā)明實(shí)施例的圖1的閂鎖器133的詳細(xì)電路。圖6A所示電路包含一對(duì)R鎖器133,對(duì)應(yīng)至位元i (亦即，bitp, i與bitn, i)。
[0063]在本實(shí)施例中，閂鎖器133主要包含記憶電路(Ml?M5)，其包含交叉耦接晶體管(例如P型金屬氧化物半導(dǎo)體(PMOS)晶體管)M1與M2 ;二比較晶體管(例如N型金屬氧化物半導(dǎo)體(NMOS)晶體管)M3與M4，分別接收比較器12的比較輸出Cout_n與Cout_p ;及相位晶體管(例如N型金屬氧化物半導(dǎo)體晶體管)M5，接收相位信號(hào)(Phase，i)。閂鎖器133還包含二完成晶體管(例如P型金屬氧化物半導(dǎo)體晶體管)M6與M7，分別并聯(lián)至晶體管Ml與M2，并接收完成信號(hào)(CLK，1-Ι)。閂鎖器133還可包含二重置晶體管(例如P型金屬氧化物半導(dǎo)體晶體管)M8與M9，分別并聯(lián)至晶體管M6與M7，并接收重置信號(hào)(reset)，其同于反相取樣時(shí)鐘/Clks。二反相器135分別接收記憶電路(Ml?M5)的輸出。反相器135的輸出則饋至或門141 (圖1)的輸入。
[0064]圖6B至圖6E顯示圖6A的閂鎖器133的操作階段。圖6B的實(shí)線表示重置(reset)階段的信號(hào)路徑，取樣輸入電壓Vdacp與Vdacn累積于電容器131的上板。當(dāng)重置信號(hào)(reset)與完成信號(hào)(Clk，i_l)皆為邏輯“O”時(shí)，閂鎖器133被重置，使得電容器131的下板被重置為預(yù)設(shè)電壓(例如Vdd)。
[0065]接著，圖6C的實(shí)線表示閑置(idle)階段的信號(hào)路徑，重置信號(hào)(reset)變?yōu)檫壿嫛癐”而完成信號(hào)(CLK，1-Ι)維持邏輯“0”，使得電容器131的下板電壓(例如Vdd)得以維持，而不會(huì)被放電。
[0066]接下來，圖6D的實(shí)線表示切換(switching)階段的信號(hào)路徑,相位信號(hào)(Phase, i)變?yōu)橹鲃?dòng)而啟動(dòng)相位晶體管M5，使得比較晶體管M3與M4得以接收比較器12的比較輸出Cout_n 與 Cout_p ο
[0067]最后，圖6E的實(shí)線表示閂鎖(latch)階段的信號(hào)路徑，相位晶體管M5被關(guān)閉，儲(chǔ)存于記憶電路(Ml?M5)的數(shù)據(jù)在下一重置階段前都會(huì)被閂鎖住。
[0068]以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種非同步逐漸逼近式(SAR)模擬至數(shù)字轉(zhuǎn)換器，其特征在于其包含: 取樣電路，對(duì)輸入電壓進(jìn)行取樣，以產(chǎn)生取樣輸入電壓； 比較器，接收該取樣輸入電壓 '及 一對(duì)陣列，每一陣列包含多個(gè)獨(dú)立切換的二元加權(quán)電容器，其分別借由多個(gè)相位開關(guān)以耦接至該比較器的輸出； 其中，當(dāng)前一位元完成比較時(shí)，目前位元相應(yīng)的相位開關(guān)的相位信號(hào)變?yōu)橹鲃?dòng)，且當(dāng)目前位元完成比較時(shí)，相應(yīng)的相位信號(hào)變?yōu)榉侵鲃?dòng)。
2.根據(jù)權(quán)利要求1所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中每一陣列的所述多個(gè)電容器的第一端耦接至該比較器的輸入，且所述多個(gè)電容器的第二端借由所述多個(gè)相位開關(guān)而分別切換耦接至該比較器的輸出。
3.根據(jù)權(quán)利要求1所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中當(dāng)跨于該陣列的前一位元相應(yīng)的所述多個(gè)電容器的電壓具不同邏輯狀態(tài)時(shí)，則前一位元完成比較；且當(dāng)跨于該陣列的目前位元相應(yīng)的所述多個(gè)電容器的電壓具不同邏輯狀態(tài)時(shí)，則目前位元完成比較。
4.根據(jù)權(quán)利要求3所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其更包含時(shí)序邏輯，其根據(jù)位元的相應(yīng)電容器的邏輯狀態(tài)，以產(chǎn)生相應(yīng)于該位元的完成信號(hào)。
5.根據(jù)權(quán)利要求4所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中該時(shí)序邏輯包含多個(gè)或門，每一該或門的二輸入分別接收相應(yīng)的所述多個(gè)電容器的反相邏輯狀態(tài)，借以產(chǎn)生該完成信號(hào)。
6.根據(jù)權(quán)利要求3所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中該電容器的邏輯狀態(tài)是擷取自閂鎖器與反相器之間的中間節(jié)點(diǎn)，其中該閂鎖器與該反相器設(shè)于相應(yīng)的該相位開關(guān)與該電容器之間。
7.根據(jù)權(quán)利要求6所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中該閂鎖器包含二反相器，其交叉耦接以形成閉合回路。
8.根據(jù)權(quán)利要求4所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其更包含相位產(chǎn)生及門，其二輸入分別接收前一位元的完成信號(hào)與目前位元的反相完成信號(hào)，以產(chǎn)生目前位元的相位信號(hào)。
9.根據(jù)權(quán)利要求5所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其更包含一或多個(gè)延遲單元，連接于部分的所述多個(gè)或門之后。
10.根據(jù)權(quán)利要求9所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中較高有效位元的延遲單元數(shù)目多于較低有效位元的延遲單元。
11.根據(jù)權(quán)利要求1所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中僅有當(dāng)該比較器的輸出電壓變?yōu)橛行宜龆鄠€(gè)電容器變?yōu)榉€(wěn)定時(shí)，該比較器才進(jìn)行比較。
12.根據(jù)權(quán)利要求11所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其更包含及門，接收該比較器的二輸出電壓，以產(chǎn)生有效信號(hào)，用以表示該比較器的輸出電壓為有效。
13.根據(jù)權(quán)利要求12所述的非同步逐漸逼近式模擬至數(shù)字轉(zhuǎn)換器，其特征在于其中僅有當(dāng)該有效信號(hào)為主動(dòng)且至少一相位信號(hào)為主動(dòng)，使得比較時(shí)鐘變?yōu)橹鲃?dòng)時(shí)，該比較器才進(jìn)行比較。
【專利摘要】本發(fā)明是關(guān)于一種逐漸逼近式（SAR）模擬至數(shù)字轉(zhuǎn)換器，包含比較器以接收取樣輸入電壓；一對(duì)陣列，每一陣列包含多個(gè)獨(dú)立切換的二元加權(quán)電容器，其分別借由多個(gè)相位開關(guān)以耦接至比較器的輸出。當(dāng)前一位元完成比較時(shí)，目前位元相應(yīng)的相位開關(guān)的相位信號(hào)變?yōu)橹鲃?dòng)，且當(dāng)目前位元完成比較時(shí)，相應(yīng)的相位信號(hào)變?yōu)榉侵鲃?dòng)。
【IPC分類】H03M1-38
【公開號(hào)】CN104852741
【申請(qǐng)?zhí)枴緾N201410050515
【發(fā)明人】張順志, 郭哲勛, 黃崇銘
【申請(qǐng)人】財(cái)團(tuán)法人成大研究發(fā)展基金會(huì), 奇景光電股份有限公司
【公開日】2015年8月19日
【申請(qǐng)日】2014年2月13日