一種擴(kuò)展adc采樣帶寬的裝置和方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及無線通信領(lǐng)域，特別是涉及一種擴(kuò)展ADC(AnalogtoDigital Converter,模數(shù)轉(zhuǎn)換器）采樣帶寬的裝置和方法。
【背景技術(shù)】
[0002] 隨著無線通信的發(fā)展W及混模技術(shù)的應(yīng)用，發(fā)射和接收信號的帶寬越來越寬；對 于DPD(DigitalPre-Distcxrtion，數(shù)字預(yù)失真）反饋采樣來說，為了獲取足夠的非線性信 息，一般需要獲取到載波信號的5~7倍帶寬的反饋信號；比如50MHz的載波信號，反饋需 要采樣250MHz~350MHz，目前我們用的是IQ(In-phaseQua化ature，同相正交）解調(diào)器， 可W實(shí)現(xiàn)2倍采樣帶寬的擴(kuò)寬，按184. 32MHz的采樣速率，一般能采到150MHz帶寬左右，還 是有些不夠；對于接收ADC來說同樣存在類似問題，帶寬擴(kuò)寬后，混疊過渡帶急劇縮窄，對 中頻濾波器的要求越來越高。
[0003] 現(xiàn)有ADC采樣的原理如圖1所示，采用一個ADC對模擬電路進(jìn)行采樣，ADC的采樣 過程如圖2a和圖化所示，采樣頻率固定，隨著輸入信號頻率的提高，相對的采樣點(diǎn)數(shù)越來 少，還原出來的信號的越不準(zhǔn)確，一般情況下要還原出來的信號不混疊的話，需要滿足奈奎 斯特采樣定律，要采樣還原更高的頻率需要使用更高的采樣速率。
[0004] 但是，現(xiàn)有的ADC由于采樣速率跟不上輸入信號的變化，相對采樣點(diǎn)數(shù)過少，因此 所能處理的帶寬有限。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明要解決的技術(shù)問題是提供一種擴(kuò)展ADC采樣帶寬的裝置和方法，用W解決 現(xiàn)有技術(shù)的ADC處理帶寬有限的問題。
[0006] 為解決上述技術(shù)問題，一方面，本發(fā)明提供一種擴(kuò)展ADC采樣帶寬的裝置，所述裝 置包括采樣時(shí)鐘電路、多路ADC電路和合路電路；
[0007] 所述采樣時(shí)鐘電路與所述多路ADC電路連接，用于給所述多路ADC電路提供采樣 時(shí)鐘；
[0008] 所述多路ADC電路用于在采樣時(shí)鐘的控制下，對輸入的模擬信號進(jìn)行多路采樣， 每路采樣之間具有采樣延時(shí)；
[0009] 所述合路電路與所述多路ADC電路連接，用于對多路采樣數(shù)據(jù)進(jìn)行合并。
[0010] 進(jìn)一步，所述多路ADC電路包括n組ADC和n-1組延時(shí)電路。
[0011] 進(jìn)一步，所述延時(shí)電路位于模擬電路與所述ADC之間，用于對輸入的模擬信號進(jìn) 行延時(shí)。
[0012] 進(jìn)一步，每組延時(shí)電路的輸入端與模擬電路連接，第1組~第n-1組延時(shí)電路的輸 出端分別與第2組~第n組ADC的輸入端連接。
[0013] 進(jìn)一步，第1組~第n-1組延時(shí)電路依次串聯(lián)，第1組延時(shí)電路的輸入端與模擬電 路連接，第1組~第n-1組延時(shí)電路的輸出端分別與第2組~第n組ADC的輸入端連接。
[0014] 進(jìn)一步，所述延時(shí)電路位于所述采樣時(shí)鐘電路和ADC之間，用于對采樣時(shí)鐘信號 進(jìn)行延時(shí)。
[0015] 進(jìn)一步，每組延時(shí)電路的輸入端與所述采樣時(shí)鐘電路連接，第1組~第n-1組延時(shí) 電路的輸出端分別與第2組~第n組ADC的采樣控制端連接。
[0016] 進(jìn)一步，第1組~第n-1組延時(shí)電路依次串聯(lián)，第1組延時(shí)電路的輸入端與所述采 樣時(shí)鐘電路連接，第1組~第n-1組延時(shí)電路的輸出端分別與第2組~第n組ADC的采樣 控制端連接。
[0017] 進(jìn)一步，在所述多路ADC電路中，相鄰的ADC電路之間的采樣延時(shí)為其中T為 巧 所述采樣時(shí)鐘電路的采樣周期，n為ADC電路的路數(shù)。
[001引進(jìn)一步，所述合路電路為或口電路。
[0019] 另一方面，本發(fā)明還提供一種擴(kuò)展ADC采樣帶寬的方法，所述方法包括W下步驟：
[0020] 在采樣時(shí)鐘的控制下，對輸入的模擬信號進(jìn)行多路采樣，每路采樣之間具有采樣 延時(shí)；
[0021] 對多路采樣數(shù)據(jù)進(jìn)行合并。
[0022] 進(jìn)一步，所述對輸入的模擬信號進(jìn)行多路采樣具體為；采樣時(shí)鐘不變，對輸入的模 擬信號延時(shí)后進(jìn)行采樣。
[0023] 進(jìn)一步，所述對輸入的模擬信號進(jìn)行多路采樣具體為；模擬信號不變，對采樣時(shí)鐘 信號延時(shí)后進(jìn)行采樣。
[0024] 進(jìn)一步，相鄰路之間的采樣延時(shí)為^，其中T為采樣周期，n為路數(shù)。 巧
[0025] 進(jìn)一步，所述對多路采樣數(shù)據(jù)進(jìn)行合并具體為；將多路采樣數(shù)據(jù)進(jìn)行信號相加。
[0026] 本發(fā)明有益效果如下：
[0027] 本發(fā)明使用多路ADC電路，每路ADC電路采樣時(shí)間做相對的延遲；采樣完后把該些 ADC電路采得的數(shù)交叉組合，可W解決相對采樣點(diǎn)數(shù)過少的問題，從而能夠在低的采樣速率 下提升采樣帶寬。
【附圖說明】
[002引圖1是現(xiàn)有技術(shù)的ADC采樣裝置的結(jié)構(gòu)圖；
[0029] 圖2a是現(xiàn)有技術(shù)低輸入信號的采樣效果圖；
[0030] 圖化是現(xiàn)有技術(shù)高輸入信號的采樣效果圖；
[0031] 圖3是本發(fā)明實(shí)施例的一種擴(kuò)展ADC采樣帶寬的裝置的結(jié)構(gòu)圖；
[0032] 圖4a是本發(fā)明實(shí)施例的一種擴(kuò)展ADC采樣帶寬的裝置的具體結(jié)構(gòu)圖；
[0033] 圖4b是本發(fā)明實(shí)施例的另一種擴(kuò)展ADC采樣帶寬的裝置的具體結(jié)構(gòu)圖；
[0034] 圖4c是本發(fā)明實(shí)施例的另一種擴(kuò)展ADC采樣帶寬的裝置的具體結(jié)構(gòu)圖；
[0035] 圖4d是本發(fā)明實(shí)施例的另一種擴(kuò)展ADC采樣帶寬的裝置的具體結(jié)構(gòu)圖；
[0036] 圖5a是現(xiàn)有技術(shù)的單ADC采樣示意圖；
[0037] 圖化是本發(fā)明實(shí)施例的采用兩個ADC聯(lián)合交錯采樣示意圖；
[0038] 圖6a是本發(fā)明實(shí)施例的采用兩個ADC聯(lián)合交錯采樣示意圖；
[0039]圖化是現(xiàn)有技術(shù)的單ADC速率提局1倍后米樣不意圖；
[0040] 圖7a是本發(fā)明實(shí)施例的一種使用兩個ADC拓展ADC采樣帶寬的裝置的結(jié)構(gòu)圖； [00川圖化是本發(fā)明實(shí)施例的另一種使用兩個ADC拓展ADC采樣帶寬的裝置的結(jié)構(gòu)圖； [004引圖8a是本發(fā)明實(shí)施例的兩路ADC采用時(shí)40MHz的信號采樣示意圖；
[004引圖8b是本發(fā)明實(shí)施例的兩路ADC采用時(shí)60MHz的信號采樣示意圖；
[0044]圖9a是本發(fā)明實(shí)施例的本發(fā)明實(shí)施例的一種使用四個ADC拓展ADC采樣帶寬的 裝置的結(jié)構(gòu)圖；
[0045] 圖9b是本發(fā)明實(shí)施例的本發(fā)明實(shí)施例的另一種使用四個ADC拓展ADC采樣帶寬 的裝置的結(jié)構(gòu)圖；
[004引圖10a是本發(fā)明實(shí)施例的四路ADC采用時(shí)40MHz的信號采樣示意圖；
[0047] 圖10b是本發(fā)明實(shí)施例的四路ADC采用時(shí)60MHz的信號采樣示意圖；
[0048] 圖10c是本發(fā)明實(shí)施例的四路ADC采用時(shí)140MHz的信號采樣示意圖；
[0049] 圖lOd是本發(fā)明實(shí)施例的四路ADC采用時(shí)160MHz的信號采樣示意圖。
【具體實(shí)施方式】
[0050] 為了解決現(xiàn)有技術(shù)的ADC處理帶寬有限的問題，本發(fā)明提供了一種擴(kuò)展ADC采樣 帶寬的裝置和方法，W下結(jié)合附圖W及四個實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理 解，此處所描述的具體實(shí)施例僅僅用W解釋本發(fā)明，并不限定本發(fā)明。
[00川 實(shí)施例1
[005引本發(fā)明實(shí)施例的一種擴(kuò)展ADC采樣帶寬的裝置如圖3所示，包括采樣時(shí)鐘電路31、 多路ADC電路32和合路電路33 ;所述采樣時(shí)鐘電路31與所述多路ADC電路32連接，用于 給所述多路ADC電路32提供采樣時(shí)鐘；所述多路ADC電路32用于在采樣時(shí)鐘的控制下， 對輸入的模擬信號進(jìn)行多路采樣，每路采樣之間具有采樣延時(shí)；所述合路電路33與所述多 路ADC電路32連接，用于對多路采樣數(shù)據(jù)進(jìn)行合并，本實(shí)施例中，所述合路電路采用或口電 路。所述多路ADC電路32包括n組ADC321和n-1組延時(shí)電路322,第1組~第n-1組延時(shí) 電路分別與第2組~第n組ADC連接。在所述多路ADC電路32中，相鄰的ADC321之間的 采樣延時(shí)為^，其中T為所述采樣時(shí)鐘電路31的采樣周期，n為ADC電路的路數(shù)。 巧
[0053] ADC321和延時(shí)電路322的連接方式分為兩種類型，一種是延時(shí)電路322位于模擬 電路與ADC321之間，用于對輸入的模擬信號進(jìn)行延時(shí)；另一種是延時(shí)電路322位于采樣時(shí) 鐘電路31和ADC321之間，用于對采樣時(shí)鐘信號進(jìn)行延時(shí)。
[0054] 當(dāng)延時(shí)電路322位于模擬電路與ADC321之間時(shí)，又分為W下兩種連接方式；第一 種如圖4a所示，每組延時(shí)電路322的輸入端與模擬電路連接，第1組~第n-1組延時(shí)電路 322的輸出端分別與第2組~第n組ADC321的輸入端連接。第二種如圖4b所示，第1組~ 第n-1組延時(shí)電路322依次串聯(lián)，第1組延時(shí)電路322的輸入端與模擬電路連接，第1組~ 第n-1組延時(shí)電路322的輸出端分別與第2組~第n組ADC321的輸入端連接。
[005引 當(dāng)延時(shí)電路322位于采樣時(shí)鐘電路31和ADC321之間時(shí)，又分為W下兩種連接方 式；第一種如圖4c所示，每組延時(shí)電路322的輸入端與所述采樣時(shí)鐘電路3