專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置，特別是涉及兼有高速性和低電力性的半導(dǎo)體集成電路裝置。
CMOS電路伴隨著低電壓速度下降。為了補(bǔ)償其速度下降必須降低MOS晶體管(或者M(jìn)IS晶體管)的閾值電壓，然而存在著CMOS電路不動(dòng)作時(shí)的功耗由于MOS晶體管的亞閾值漏泄電流而增加的問題。對于這個(gè)問題的一個(gè)解決方法，例如記載在IEEE Journal ofSolid-State Circuits，Vol.31，No.11，November 1996，PP.1770-1779(以下記為文獻(xiàn)1)中。
圖5中示出文獻(xiàn)1的技術(shù)。vdd是電源電壓電位，本實(shí)施例中為0.9V，vss是接地電位，vbp是PMOS的襯底偏置電位，vbn是NMOS的襯底偏置電位，200是用晶體管構(gòu)成的電路，202是襯底偏置控制電路，203是狀態(tài)控制線。另外，一般把形成著MOS晶體管的阱或者襯底的電位與其源極電位的電位差定義為襯底偏置，這里把形成著晶體管的阱或者襯底的絕對電位(與接地電位0V的電位差)定義為襯底偏置。
該以往例中，在CMOS電路不動(dòng)作的狀態(tài)(以下，記為備用狀態(tài)或者備用時(shí))時(shí)，在構(gòu)成CMOS電路的MOS晶體管的襯底偏置上施加比動(dòng)作狀態(tài)(以下，記為有效狀態(tài)或者有效時(shí))時(shí)深的電壓。另外，這里「施加深的襯底偏置」，意指「對于PMOS提供更高的電位」，意指「對于NMOS提供更低的電位]」。反之，「施加淺的襯底偏置」，意指「對于PMOS提供更低的電位」，意指「對于NMOS提供更高的電位」。以下，使用這種表示。
文獻(xiàn)1記述的以往例中，在有效狀態(tài)下，在PMOS，NMOS的襯底偏置上分別施加1.4V，-0.5V，在備用狀態(tài)下在PMOS，NMOS的襯底偏置上分別施加4.2V，-3.3V。如果MOS晶體管較深地施加襯底偏置，則具有增加其閾值電壓的襯底偏置效果。因此在備用狀態(tài)下與有效狀態(tài)相比亞閾值漏泄電流減小。
以往例的使用了襯底偏置的備用狀態(tài)時(shí)的低電力化方面，具有以下的問題。
(1)雖然由襯底偏置效果使備用時(shí)和有效時(shí)的閾值電壓發(fā)生變化，然而一般閾值電壓對于襯底偏置的依存性隨著MOS晶體管的柵極長度(Lg)的減小而減小。
(2)一般CMOS電路在襯底偏置效果較小時(shí)以更高速進(jìn)行動(dòng)作，而為了降低備用時(shí)的亞閾值漏泄電流要加大襯底偏置效果，其結(jié)果成為設(shè)計(jì)MOS晶體管時(shí)的相對立的要求。
(3)為了備用時(shí)和有效時(shí)更大地變化閾值電壓，可以施加更深的襯底偏置。然而，這種深的襯底偏置施加將在MOS晶體管的漏極·阱或者阱·阱之間等產(chǎn)生很大的電位差，將在pn結(jié)中產(chǎn)生大量的結(jié)漏泄。
發(fā)明者們發(fā)現(xiàn)特別是在氧化膜厚度(柵極絕緣膜)薄的MOS晶體管中，如果施加某種程度深的襯底偏置后即使再施加更深的襯底偏置也不會(huì)再降低漏泄電流，反而有可能通過流過稱為柵致漏極漏電流(GIDL電流)的pn結(jié)的結(jié)漏泄電流而增大漏泄電流，增大備用時(shí)的功耗。


圖19示出氧化膜厚度薄的MOS晶體管的漏極電流(Id)對柵極電壓(Vgs)的依存性。在漏柵極間電壓大的區(qū)域，從漏極向襯底流過稱為GIDL電流的漏泄電流。
曲線(A)是示出漏極電壓(Vds)為1.8V，而且不施加襯底偏置(Vbb＝0V)時(shí)的依存特性。柵極電壓(Vgs)0V時(shí)的漏極電流(Id)是晶體管關(guān)斷時(shí)的漏泄電流。在Vgs＝0V附近流過亞閾值漏泄電流產(chǎn)生的漏泄電流。
曲線(B)示出Vds＝1.8V而且較少地施加了襯底偏置時(shí)，例如，在襯底上施加了-1.5V的電位時(shí)的依存特性。這種情況下，由于襯底效果將減少亞閾值漏泄電流。曲線(B)的情況下，晶體管關(guān)斷時(shí)流過的漏泄電流的大小由亞閾值漏泄電流決定。
曲線(C)示出Vds＝1.8V而且較深地施加了襯底偏置時(shí)，例如施加了Vbb＝-2.3V時(shí)的依存特性。這種情況，根據(jù)襯底偏置效果，減小亞閾值漏泄電流的另一方面，將增加GIDL電流。曲線(C)的情況下，晶體管關(guān)斷時(shí)流過的漏泄電流由GIDL電流支配。通過施加深的襯底偏置，晶體管關(guān)斷時(shí)的漏泄電流比施加了很淺的偏置時(shí)(曲線(B))增大。
這樣，發(fā)現(xiàn)了在氧化膜厚度薄的MOS中，把襯底偏置施加到一定以上的深度也不能夠像以往設(shè)想的那樣減少漏泄電流，關(guān)斷時(shí)的漏泄電流由于GIDL反而增加。雖然依賴于晶體管的剖面(例如，擴(kuò)散層的雜質(zhì)濃度等)，然而在氧化膜厚度小于5nm的MOS晶體管中，由于GIDL電流的值達(dá)到不能忽視的大小，因此可以施加的襯底偏置的范圍受到限制。從而，在以往例的技術(shù)中，在氧化膜厚度薄的MOS晶體管中不得不限制漏泄電流的降低效果。
(4)由于亞閾值漏泄電流和pn結(jié)漏泄電流，用在電路中流過的電流值進(jìn)行電路的不良判定的試驗(yàn)很困難。
在關(guān)斷時(shí)具有上述那樣漏極電流(Id)-柵極電壓(Vgs)依存特性的氧化膜厚度薄的MOS晶體管中，僅較深地施加襯底偏置不能夠得到充分的漏泄電流的降低效果。圖19中，曲線(D)示出較深地施加襯底偏置(Vbb＝-2.3V)，進(jìn)而減少了漏極電壓(Vds＝1.0V)時(shí)的依存特性。通過這樣地減小電源電壓，在較小地限制了施加在MOS晶體管的擴(kuò)散層與阱之間的電壓(這里是3.3V)的狀態(tài)下可以在阱上施加深的襯底偏置。進(jìn)而這時(shí)能夠得到以下那樣的特性。
(1)由于減少了施加到柵極氧化膜上的電場量，因此在Vgs＝0V附近的GIDL電流減少。
(2)伴隨著漏極電壓的減少，由于漏誘生勢壘降低效果(DIBL)，MOS晶體管的閾值電壓上升。這時(shí)，由于施加了襯底偏置，因此有效地產(chǎn)生DIBL效果。(圖19中，如果把曲線(C)，(D)進(jìn)行比較，則整體上減少Vds的一方漏極電流減小。)通過利用這樣的依存特性，能夠使氧化膜厚度薄的晶體管關(guān)斷時(shí)的漏泄電流大幅度減少。為了在芯片的備用時(shí)在各MOS晶體管實(shí)現(xiàn)這樣的襯底偏置條件，可以比通常動(dòng)作時(shí)降低晶體管的電源電壓，進(jìn)而較深地施加襯底偏置。
另外，在特開平7-254685號公報(bào)(1995年10月3日公布)中，揭示了為了在備用時(shí)提高晶體管的閾值的絕對值降低亞閾值電流而控制襯底偏置電壓，同時(shí)還公布了為了降低柵極漏極電流和區(qū)-區(qū)(band-band)間隧道漏泄電流而降低晶體管的電源電壓的技術(shù)。然而，在本公開例中，雖然認(rèn)識到各個(gè)方法相互獨(dú)立具有效果，但沒有認(rèn)識到在薄膜晶體管上，上述方法相乘能夠有效地使漏泄電流降低這一點(diǎn)。另外，在該公報(bào)中，在有效狀態(tài)時(shí)僅把內(nèi)部電源電壓比以往的內(nèi)部電源電壓IntVcc提高Δ，施加(IntVcc+Δ)由熱電子效果決定的電壓，在備用狀態(tài)下把內(nèi)部電源電壓設(shè)定為接近VccMIN的值(IntVcc-Δ’)。因此，僅談到在有效狀態(tài)下比以往電路高速地動(dòng)作，在備用狀態(tài)下成為低電壓，僅認(rèn)識到使內(nèi)部電源電壓的變化范圍(Δ+Δ’)在內(nèi)部電路的動(dòng)作電源范圍內(nèi)進(jìn)行變化。
另外，在特開平10-229165號公報(bào)(1998年8月25日公開)中，通過在備用時(shí)控制襯底偏置電壓的同時(shí)控制電源電壓，減少襯底偏置電壓的變化量獲得閾值電壓的變化。本公開例中也沒有認(rèn)識到在薄膜晶體管中上述方法相乘能夠使漏泄電流有效地減少，僅公布了通過控制襯底偏置電壓和電源電壓獲得使以往的襯底偏置電壓變化而得到的變化量為了解決上述問題而實(shí)施的主要方法是在具有至少由一個(gè)MOS晶體管構(gòu)成的第1被控制電路和發(fā)生MOS晶體管襯底偏置電位的襯底偏置控制裝置，通過把襯底偏置控制裝置設(shè)定為第1狀態(tài)，在MOS晶體管的漏·源極之間允許流過比較大的電流，通過把襯底偏置控制裝置設(shè)定為第2狀態(tài)，把MOS晶體管的漏·源極之間上述比較大的電流控制為較小值的半導(dǎo)體集成電路裝置中，特征在于在第2狀態(tài)時(shí)提供給第1被控制電路的襯底偏置的值是比第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置高的電壓值，是比對于NMOS晶體管的襯底偏置低的電壓值，在第2狀態(tài)時(shí)提供給第1被控制電路的電源電壓是比第1狀態(tài)值時(shí)小的值。
進(jìn)而規(guī)定第3狀態(tài)，通過把襯底偏置控制裝置設(shè)置為第2或者第3狀態(tài)，把MOS晶體管漏·源極之間上述比較大的電流控制為更小的值。這時(shí)，在第2或者第3狀態(tài)時(shí)提供給第1被控制電路的襯底偏置的值是比第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置高的電壓值，是比對于NMOS晶體管的襯底偏置低的電壓值。
在第2狀態(tài)時(shí)提供給第1被控制電路的電源電壓是比第1狀態(tài)時(shí)小的值，在第3狀態(tài)時(shí)提供給第1被控制電路的電源電壓可以是與第1狀態(tài)值相同的值。
進(jìn)而，具有第2被控制電路和控制第2被控制電路的電源電壓的第2電源電壓控制裝置，在第1狀態(tài)時(shí)，第2電源電壓控制裝置能夠允許在第2被控制電路中的MOS晶體管的漏·源極之間流過比較大的電流，在第2狀態(tài)時(shí)，第2電源電壓控制裝置能夠把第2被控制電路中的MOS晶體管的漏·源極之間上述比較大的電流控制為較小的值，在第2狀態(tài)時(shí)提供給第2被控制電路的電源電壓可以是比第1狀態(tài)時(shí)小的值。
這時(shí)，第2被控制電路中的MOS晶體管的襯底偏置由襯底偏置控制裝置控制，在第2或者第3狀態(tài)時(shí)可以是比第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置高的電壓值，是比對于NMOS晶體管的襯底偏置低的電壓值。
另外，被控制電路中還具有數(shù)據(jù)通路電路，由第2電源電壓控制裝置控制的電源線的數(shù)據(jù)通路電路中的基于最下層金屬布線層的電源網(wǎng)與數(shù)據(jù)通路電路中的數(shù)據(jù)流方向最好平行。
如果舉出數(shù)值的例子，則可以構(gòu)成為，構(gòu)成第1被控制電路的MOS晶體管的閾值電壓小于0.5V，第2狀態(tài)時(shí)的第1被控制電路的電源電壓小于1.0V大于0.5V，構(gòu)成第2被控制電路的MOS晶體管的閾值電壓小于0.5V。
另外，由第2電源電壓控制裝置控制的第2被控制電路的電源線在第2狀態(tài)下時(shí)小于0.5V。由第2電源電壓控制裝置控制的第2被控制電路的電源線與第1狀態(tài)時(shí)相比最好是在第2狀態(tài)時(shí)使其阻抗高5倍以上。
依據(jù)本發(fā)明其它的觀點(diǎn)，具有包括MIS晶體管的被控制電路，控制MIS晶體管的襯底偏置電位的第1控制電路，控制MIS晶體管的電源電壓的第2控制電路和控制被控制電路的狀態(tài)的狀態(tài)控制信號輸入裝置，通過根據(jù)從狀態(tài)控制信號輸入裝置得到的狀態(tài)控制信號形成的單一或者多個(gè)控制信號控制第1以及第2控制電路。
另外，具有包括MIS晶體管的被控制電路，控制MIS晶體管的襯底偏置電位的第1控制電路，控制MIS晶體管的漏·源極電壓的第2被控制電路，通過把第1控制電路設(shè)置為第1狀態(tài)，允許在MOS晶體管的漏·源極之間流過比較大的電流，通過把第1控制電路設(shè)置為第2狀態(tài)，把MOS晶體管的漏·源極之間比較大的電流控制為較小的值，第2控制電路在第1控制電路被設(shè)置為第2狀態(tài)期間的至少一部分期間，進(jìn)行控制使得降低晶體管的漏·源極之間電壓。
另外，如果著眼于電路中的布線，則在包括CMOS晶體管電路的半導(dǎo)體集成電路裝置中，具有連接在CMOS晶體管電路的源·漏極通路之間的第1以及第2虛擬電源布線，控制構(gòu)成CMOS晶體管電路的PMOS晶體管的襯底偏置電位的第1襯底偏置布線，控制構(gòu)成CMOS晶體管電路的NMOS晶體管的襯底偏置電位的第2襯底偏置布線和控制電路，控制電路在預(yù)定期間進(jìn)行控制使得減小第1以及第2虛擬電源布線之間的電位差的同時(shí)，還進(jìn)行控制使得加大第1以及第2襯底偏置布線的電位差。
這時(shí)，還能夠構(gòu)成為具有經(jīng)過第1開關(guān)和第1虛擬電源布線相連接，經(jīng)過第2開關(guān)和第1襯底偏置布線相連接的第1電源布線，經(jīng)過第3開關(guān)和第2虛擬電源布線，經(jīng)過第4開關(guān)和第3襯底偏置布線相連接的第2電源布線。
進(jìn)而作為具體的設(shè)計(jì)，能夠把包括第1～第4開關(guān)的開關(guān)單元和包括CMOS晶體管電路的多個(gè)單元沿著第1以及第2虛擬電源布線和第1以及第2襯底偏置布線配置。這時(shí)，第1以及第2虛擬電源布線和第1以及第2襯底偏置布線平行配置，第1以及第2電源布線與它們相垂直地配置，開關(guān)單元能夠配置為比多個(gè)單元更靠近第1以及第2電源布線的位置。
作為其它的例子，在包括CMOS晶體管電路的半導(dǎo)體集成電路裝置中，具有連接在CMOS晶體管電路的源·漏極通路的第1以及第2布線，控制構(gòu)成CMOS晶體管電路的PMOS晶體管的襯底偏置電位的第1襯底偏置布線，控制構(gòu)成CMOS晶體管電路的NMOS晶體管的襯底偏置電位的第2襯底偏置布線和控制電路，控制電路在預(yù)定期間進(jìn)行控制使得減小第1以及第2布線間的電位差的同時(shí)，還進(jìn)行控制使得加大第1以及第2襯底偏置布線的電位差。
作為另一個(gè)例子，在包括MIS晶體管的半導(dǎo)體集成電路裝置的制造方法中，進(jìn)行控制使得通過控制MIS晶體管的襯底偏置電位進(jìn)行減少M(fèi)OS晶體管的漏·源極之間流過的亞閾值漏泄電流的第1動(dòng)作的同時(shí)，進(jìn)行使得MIS晶體管的漏·源極間電壓降低的第2動(dòng)作，進(jìn)行第1動(dòng)作的期間與進(jìn)行第2動(dòng)作的期間的至少一部分相互重疊。
進(jìn)而，作為發(fā)展的例子，具有包括CMOS晶體管的第1以及第2電路塊，各電路塊具有連接在CMOS晶體管電路的源·漏極通路的第1以及第2布線，控制構(gòu)成CMOS晶體管電路的PMOS晶體管的襯底偏置電位的第1襯底偏置布線，控制構(gòu)成CMOS晶體管電路的NMOS晶體管的襯底偏置電位的第2襯底偏置布線，在第1電路塊中，在預(yù)定期間進(jìn)行控制使得供給到第1以及第2布線中的至少一方的電壓發(fā)生變化的同時(shí)，加大第1以及第2襯底偏置布線的電位差，在第2電路塊中，在預(yù)定期間切斷供給第1以及第2布線中的至少一方的電壓。
本發(fā)明的這些和其它的目的，特征以及優(yōu)點(diǎn)將通過結(jié)合附圖進(jìn)行的詳細(xì)描述顯示出來。
圖1A，1B示出本發(fā)明最基本的實(shí)施例。
圖2示出本發(fā)明的更具體的實(shí)施例。
圖3示出圖2的控制波形。
圖4示出與圖3不同的控制例。
圖5A，5B示出以往例。
圖6示出在圖2的實(shí)施例中具備了電源電壓控制裝置時(shí)的實(shí)施例。
圖7示出電源電壓控制裝置的與圖6不同的其它實(shí)施例。
圖8示出電源電壓控制裝置的更具體的實(shí)施例。
圖9示出圖8的控制波形。
圖10示出圖8的swcell1的有效配置方法的實(shí)施例。
圖11示出圖8的swcell1的非有效配置方法的實(shí)施例。
圖12示出在數(shù)據(jù)通路電路中使用了圖8的實(shí)施例時(shí)的設(shè)計(jì)例。
圖13是示出電源電壓控制裝置的與圖6不同的其它實(shí)施例。
圖14A，14B示出電源電壓控制裝置的與圖6不同的其它實(shí)施例。
圖15示出電源電壓控制裝置的與圖6不同的其它實(shí)施例。
圖16示出本發(fā)明的芯片試驗(yàn)順序的實(shí)施例。
圖17示出本發(fā)明的芯片端子構(gòu)造的實(shí)施例。
圖18示出本發(fā)明的芯片電源端子構(gòu)造的實(shí)施例。
圖19A，19B示出氧化膜厚度薄的晶體管的漏極電流(Id)與柵極電壓(Vgs)的依存關(guān)系。
實(shí)施例圖1A，1B示出本發(fā)明的基本實(shí)施例。vdd是電源電壓電位，vss是接地電位，vbp是PMOS的襯底偏置電位，vbn是NMOS的襯底偏置電位，100是包括MOS晶體管的電路，101是電源電壓控制電路，102是襯底偏置控制電路，103是狀態(tài)控制線。
狀態(tài)控制線103為「L」時(shí)，通過電源電壓控制電路101在vdd上施加1.8V，在vss上施加0V。另外，通過襯底偏置控制電路102在vbp上施加1.8V，在vbn上施加0V。電路100成為有效狀態(tài)能夠進(jìn)行高速動(dòng)作。
另一方面，在狀態(tài)控制線103為「H」時(shí)，通過電源電壓控制電路101在vdd上施加0.9V，在vss上施加0V。另外，通過襯底偏置控制電路102在vbp上施加3.3V，在vbn上施加-2.4V，電路100成為備用狀態(tài)。在該狀態(tài)下，1)由于襯底偏置電位比各MOS晶體管的源極電位深，因此根據(jù)襯底偏置效果電路100的MOS晶體管的閾值電壓升高。
2)由于漏極電壓下降，根據(jù)DIBL(漏誘生勢壘降低)現(xiàn)象電路100中的MOS晶體管的閾值電壓升高。
根據(jù)這兩個(gè)效果，能夠比圖5的以往例的備用狀態(tài)大幅度地抑制由于亞閾值漏泄電流產(chǎn)生的功耗增加。進(jìn)而，由于DIBL現(xiàn)象柵極長度越短越明顯，因此具有如果進(jìn)行微細(xì)化則增加其效果的特征。
本發(fā)明利用電源電壓的控制與襯底偏置的控制的相乘效果，如果漏源間電壓較小的狀態(tài)與加深襯底偏置的狀態(tài)同時(shí)存在，則在該范圍內(nèi)可以得到亞閾值漏泄電流降低的效果。關(guān)于在向各狀態(tài)轉(zhuǎn)移時(shí)的使電源電壓值變化的定時(shí)與使襯底偏置值變化的定時(shí)，哪一個(gè)先變化均可。
要注意的是，希望通過向各狀態(tài)轉(zhuǎn)移，電路100不產(chǎn)生誤動(dòng)作。例如，從電路100的動(dòng)作完全停止后向各狀態(tài)轉(zhuǎn)移的控制也有效。轉(zhuǎn)移過程中由于電源電壓和襯底偏置值發(fā)生變化，因此電路100的延遲特性等也發(fā)生變化。如果電路100的動(dòng)作余量對于這些電壓變動(dòng)具有充分的余地，則能夠在使電路100進(jìn)行動(dòng)作時(shí)向各狀態(tài)轉(zhuǎn)移，但通常在動(dòng)作中向各狀態(tài)轉(zhuǎn)移有可能成為誤動(dòng)作的根源。
另外，在電路100的動(dòng)作僅能夠保證有效時(shí)的電源電壓值和襯底偏置值的情況下，在從備用狀態(tài)轉(zhuǎn)移到有效狀態(tài)時(shí)開始使電路100進(jìn)行動(dòng)作，需要檢測電源電壓值和襯底偏置值確定為有效狀態(tài)的值以后進(jìn)行。該檢查既可以監(jiān)視各電壓值，也可以采取用定時(shí)器等僅等待各電壓值達(dá)到預(yù)定的電壓的時(shí)間這樣的方法。使用任一種方法都能夠防止電路100的誤動(dòng)作。
圖2是本發(fā)明更具體的實(shí)施例。這里作為例子，CKT0電路包括高電壓系統(tǒng)電路塊CKT1和低電壓系統(tǒng)電路塊CKT2。高電壓系統(tǒng)電路塊CK1和低電壓系統(tǒng)電路塊CKT2中有效時(shí)的動(dòng)作電壓不同。另外，構(gòu)成為使得僅能夠控制構(gòu)成低電壓系統(tǒng)電路CKT2的MOS晶體管的襯底偏置電位，不控制構(gòu)成高電壓系統(tǒng)電路CKT1的MOS晶體管的襯底偏置電位。
vddq，vdd是電源電壓，有效時(shí)在這里施加3.3V以及1.8V。vss是接地電位，vbpq是提供備用時(shí)施加到PMOS的襯底偏置的電壓的電源電壓，雖然沒有特別的限定，然而在這里與vddp相同是3.3V。vbp是襯底偏置電位，vbn是NMOS的襯底偏置電位。STBC1是控制用MOS晶體管構(gòu)成的電路CKT2的襯底偏置的襯底偏置控制電路，BAT1是電池，DC1，DC2是DC-DC變換器，STBC2是備用控制電路，D10～D14是二極管。
首先說明圖2的電源系統(tǒng)。在襯底偏置控制電路STBC1中，使用DC-DC變換器DC1把從電池BAT1升壓后供給用于發(fā)生備用時(shí)的襯底偏置電位的電源vbpq。該電位與vddq的電位相同是3.3V。另外，高電壓系統(tǒng)電路CKT1用以3.3V進(jìn)行動(dòng)作的電路構(gòu)成，由vddq端子供電。進(jìn)而，低電壓系統(tǒng)電路CKT2的電源從vdd端子供給，在vdd端子上用DC-DC變換器DC1升壓了的3.3V的電源(V10)用DC-DC變換器DC2降壓后，通過二極管D10供給。DC-DC變換器DC2的降壓電位vdd的值設(shè)定為1.8V。DC-DC變換器DC2和由二極管D10構(gòu)成的通路并聯(lián)地與由二極管D11～D14構(gòu)成的通路連接。
其次說明襯底偏置系統(tǒng)。電路CKT2中的MOS晶體管的襯底偏置vbp，vbn由襯底偏置控制電路控制。另外，高電壓系統(tǒng)電路CKT1以及低電壓系統(tǒng)電路CKT2中的MOS晶體管的襯底偏置的值沒有特別限定。
另外，圖中雖然沒有特別地記述上述電源系統(tǒng)以及襯底偏置系統(tǒng)的信號以外的信號布線等，然而其結(jié)構(gòu)沒有特別限定。
圖3示出圖2實(shí)施例的電路有效時(shí)以及備用時(shí)的控制方式。電路CKT2在有效狀態(tài)時(shí)在電路CKT2的電源端子vdd上供給1.8V。1.8V的供電通過把DC-DC變換器DC2發(fā)生的電壓用二極管DC10降壓后進(jìn)行供給。一個(gè)二極管DC10的電壓降Vf大約是0.6V。從而，4個(gè)二極管D11～D14的電壓降成為2.4V，如果DC-DC變換器動(dòng)作二極管D11～D14成為斷開狀態(tài)，則使得V11的電位成為1.8V。另一方面，構(gòu)成電路CKT2的MOS晶體管的襯底偏置vbp，vbn上通過襯底偏置控制電路STBC分別施加1.8V以及0V。
電路CKT2在備用狀態(tài)1時(shí)，與有效狀態(tài)時(shí)相同在電路CKT2的電源端子vdd上供給1.8V。另一方面，在構(gòu)成電路CKT2的MOS晶體管的襯底偏置vbp，vbn中，由襯底偏置控制電路分別施加3.3V以及-1.5V。由于根據(jù)襯底偏置效果，構(gòu)成電路CKT2的MOS晶體管的閾值電壓升高，因此能夠抑制由于電路CKT2的亞閾值漏泄電流產(chǎn)生的功耗增加。
另外，電路CKT2在備用狀態(tài)2時(shí)，備用控制電路STBC2使DC-DC變換器DC2關(guān)斷，停止通過二極管D10的1.8V的供電。由此V11的電位雖然下降，然而，通過由二極管D11～D14組成的通路的導(dǎo)通，V11的電位不下降到小于0.9V(＝3.3V-0.6V×4)。其結(jié)果，在CKT2的電源端子vdd上供給0.9V。另一方面，與備用狀態(tài)1相同在構(gòu)成電路CKT2的MOS晶體管的襯底偏置vbp，vbn上由襯底偏置控制電路分別施加3.3V以及-1.5V。
如前面記述的那樣，柵極長度(Lg)短的MOS晶體管的亞閾值漏泄電流表現(xiàn)出
(1)不僅柵極電壓，而且對于漏極電壓也呈指數(shù)函數(shù)地變化。
(2)如果加深襯底偏置，則加大了上述漏極電壓依存性。
這樣的所謂基于DIBL(漏誘生勢壘降低)的特征。
這里，在圖3的備用狀態(tài)2下，(1)與備用狀態(tài)1比較，電路CKT2中的MOS晶體管的漏極電壓低。
(2)PMOS的襯底偏置電位相對于備用狀態(tài)1的1.5V(＝3.3V-1.8V)，成為2.4V(＝3.3V-0.9V)。
在備用狀態(tài)2下，根據(jù)上述(1)以及(2)的DIBL現(xiàn)象的效果加大，備用狀態(tài)2下與備用狀態(tài)1相比能夠抑制由亞閾值漏泄電流產(chǎn)生的電路CKT2的功耗增加。另外，如圖19A，19B所示通過晶體管關(guān)斷時(shí)不流過GIDL電流，還能夠在狀態(tài)2下削減漏泄電流。
圖4示出其它的實(shí)施例。這是相對于圖3中備用狀態(tài)2下襯底偏置電位vbp，vbn的值抑制為與狀態(tài)1相同的值，在圖4的備用狀態(tài)3下控制使得NMOS的襯底偏置電位vbn成為比備用狀態(tài)2的值(-1.5V)更深的值(-2.4V)的實(shí)施例。該控制通過使襯底偏置控制電路STBC1監(jiān)視vdd電位和vbpq電位，設(shè)計(jì)發(fā)生襯底偏置電位vbp，vbn就能夠?qū)崿F(xiàn)。通過這樣做，在圖4的備用狀態(tài)3下與圖3的備用狀態(tài)2時(shí)相比，可以施加更深的襯底偏置。這里，在圖4的備用狀態(tài)3下(1)與備用狀態(tài)1比較，電路CKT2中的MOS晶體管的漏極電壓低。
(2)PMOS的襯底偏置電位相對于在備用狀態(tài)1的1.5V(＝3.3V-1.8V)，成為2.4V(＝3.3V-0.9V)，進(jìn)而NMOS的襯底偏置電位相對于備用狀態(tài)1的-1.5V，成為-2.4V。
在備用狀態(tài)3下，根據(jù)上述(1)以及(2)，與圖3的備用狀態(tài)2相比，進(jìn)一步抑制由亞閾值漏泄電流產(chǎn)生的電路CKT2的功耗增加。
特別是，在備用狀態(tài)3下，如上述(2)那樣在電路CKT2中的MOS晶體管上加大比備用狀態(tài)1時(shí)更深的襯底偏置，MOS晶體管的漏極·阱或者阱·阱之間的電壓由于減少電源電壓vdd因此與備用狀態(tài)1時(shí)相同。從而，通過這種深的襯底偏置的施加，在MOS晶體管的漏極·阱或者阱·阱之間不發(fā)生較大的電位差。由此，具有不增加流過pn結(jié)的結(jié)漏泄電流而能夠很深地施加襯底偏置這樣的效果。
圖2中，電路CKT1適用于作為電路CKT0與設(shè)置在電路CKT0外部的其它設(shè)備之間進(jìn)行信號存取時(shí)使用的I/O電路。由于I/O電壓需要取為與外部設(shè)備之間所決定的某范圍內(nèi)的值，因此有時(shí)發(fā)生I/O電壓在vdd電壓處于備用狀態(tài)2或者備用狀態(tài)3下變化的情況時(shí)不是某決定值的不良情況。由于vddp電壓3.3V即使在上述備用狀態(tài)2或者備用狀態(tài)3時(shí)電壓值不變化，因此能夠用作為I/O電路的電源電壓。
如以上那樣，本發(fā)明中備用時(shí)比有效時(shí)更深地施加襯底偏置，進(jìn)而降低供給到電路的電源電壓。與以往例那樣單純地在備用時(shí)施加襯底偏置相比較，由上述DIBL現(xiàn)象產(chǎn)生的效果能夠大幅度地減少亞閾值漏泄電流。進(jìn)而，不會(huì)使MOS晶體管的漏極·阱或者阱·阱之間的pn結(jié)的電位差加大(不加大pn結(jié)漏泄)，與以往方式相比能夠比較深地施加襯底偏置。另外，根據(jù)襯底偏置效果能夠提高閾值電壓，降低亞閾值漏泄電流，在此基礎(chǔ)上，通過該深的襯底偏置進(jìn)而具有能夠使得減少由上述DIBL現(xiàn)象引起的亞閾值漏泄電流的效果加大。另外，還能夠抑制由GIBL電流引起的漏泄電流的增加。
關(guān)于降低電源電壓時(shí)的襯底偏置值，沒有特別的限制。在電源電壓低的備用狀態(tài)時(shí)，可以施加比有效狀態(tài)時(shí)深的襯底偏置。
關(guān)于備用時(shí)降低電源電壓時(shí)的電源電壓值，可以是沒有消去施加了其電源電壓的電路內(nèi)部的存儲(chǔ)器電路(鎖存器或者寄存器等存儲(chǔ)信息的電路)的存儲(chǔ)內(nèi)容的電源電壓值?；蛘?，可以是對于軟件錯(cuò)誤具有充分承受力的電壓值。如果電源電壓值相當(dāng)?shù)蛣t由于難以保持上述存儲(chǔ)內(nèi)容，因此在圖1和圖2的實(shí)施例中設(shè)定為0.9V。該最低電壓值由于依賴于構(gòu)成電路的MOS晶體管的閾值電壓，因此在這里沒有特別限定。
通過設(shè)定為能夠保持存儲(chǔ)器電路中的內(nèi)容的電源電壓值，因此在從備用狀態(tài)2和備用狀態(tài)3轉(zhuǎn)移到有效狀態(tài)時(shí)，能夠完全地恢復(fù)轉(zhuǎn)移到備用狀態(tài)之前的狀態(tài)。能夠縮短備用狀態(tài)與有效狀態(tài)的轉(zhuǎn)移時(shí)間。
另外，在備用狀態(tài)2或者備用狀態(tài)3的狀態(tài)下，由于亞閾值漏泄電流或者pn結(jié)漏泄電流(包括GIDL電流)小，因此具有能夠容易地根據(jù)流過電源vdd的電流值進(jìn)行電路CKT0的半導(dǎo)體集成電路裝置的選擇的IDDQ試驗(yàn)這樣的特征。另外，作為解決pn結(jié)漏泄電流影響的其它方法，還考慮進(jìn)行電源電流測定的同時(shí)通過測定及計(jì)算流過襯底的襯底電流，求出伴隨IDDQ試驗(yàn)的電源電流的方法，如果用以下所示的本發(fā)明的方法進(jìn)行，則能夠更簡單地實(shí)現(xiàn)IDDQ試驗(yàn)。
所謂IDDQ試驗(yàn)，是晶體管不進(jìn)行開關(guān)動(dòng)作的靜止時(shí)測定芯片的電源電流，檢測有無故障的試驗(yàn)方法。如果沒有故障，則靜止時(shí)僅流過很小的電流。如果有故障則會(huì)流過很大的電流。作為試驗(yàn)方法，與主流的功能試驗(yàn)(Function test)相比，具有能夠以較少的試驗(yàn)圖形檢測很多故障的特征。然而，本發(fā)明者發(fā)現(xiàn)在以往的IDDQ試驗(yàn)中存在以下的問題。
(A)在用低閾值晶體管構(gòu)成的LSI中，晶體管不進(jìn)行開關(guān)動(dòng)作的靜止時(shí)由于流過由亞閾值漏泄電流產(chǎn)生的漏泄電流，因此不能夠區(qū)分伴隨著故障的電流和由上述亞閾值漏泄電流產(chǎn)生的漏泄電流，難以進(jìn)行IDDQ試驗(yàn)。另一方面，在IDDQ試驗(yàn)時(shí)施加襯底偏置減少由于上述亞閾值漏泄電流產(chǎn)生的漏泄電流的方法中，由于上述pn結(jié)漏泄電流(包括GIDL電流)難以進(jìn)行試驗(yàn)。
(B)與功能試驗(yàn)相比較，由于電流測定方面需要時(shí)間因此將增加試驗(yàn)成本。
(A)的問題通過在IDDQ試驗(yàn)中測定電流時(shí)在本發(fā)明的備用狀態(tài)2或者備用狀態(tài)3的狀態(tài)下進(jìn)行測定(以下，稱為本發(fā)明的電流測定方法)能夠解決。根據(jù)該方法，在發(fā)生故障時(shí)，由于流過電源vdd的電流和與正常情況下流過電源vdd的電流之比加大，因此容易進(jìn)行故障檢測。
另一方面，老化是在芯片上施加比通常高的電壓或者有時(shí)施加低的電壓，對于芯片施加嚴(yán)格的條件焙燒出現(xiàn)初始不良。對于老化時(shí)的溫度條件等在這里不特別限定。另外，有使芯片進(jìn)行動(dòng)作進(jìn)行老化的方法和不進(jìn)行動(dòng)作進(jìn)行老化的方法，這里也沒有特別限定。另外，把老化稱為加速試驗(yàn)或者老化試驗(yàn)，在這里意義相同。
進(jìn)而，在老化時(shí)有施加和不施加襯底偏置的方法，對于這些也都沒有特別限定。由于亞閾值漏泄電流溫度越高越具有增加的傾向，因此在高溫下進(jìn)行老化時(shí)具有由子閥漏泄電流產(chǎn)生的過熱危險(xiǎn)性。因此，如果施加襯底偏置進(jìn)行老化試驗(yàn)，能夠使亞閾值漏泄電流減少，能夠防止過熱。老化與IDDQ試驗(yàn)的關(guān)系，能夠選擇以下兩種方法。
(1)進(jìn)行了老化以后測定芯片的電流值進(jìn)行不良選擇。
(2)在老化的前后測定芯片的電流值，根據(jù)電流值的不同進(jìn)行不良選擇。
(2)的方法中與(1)的方法相比較，具有根據(jù)老化易于檢測潛在的不良加速的優(yōu)點(diǎn)。另一方面，(1)的方法由于能夠用一次電流測定進(jìn)行不良選擇，因此具有減少試驗(yàn)時(shí)間的優(yōu)點(diǎn)。在上述(1)(2)兩種電流測定中都能夠使用本發(fā)明的電流測定方法。
圖16中，對于(1)方法以流程示出其流程的一例(對于(2)的方法由于也能夠同樣進(jìn)行，因此在這里省略說明)。首先，在步驟1601，1602中，把電源電壓提高到高于通常動(dòng)作電壓的1.8V進(jìn)行老化，焙燒故障。接著，在步驟1603，1604中，把電源電壓降低到低于通常動(dòng)作電壓進(jìn)而施加襯底偏置進(jìn)行電流測定(本發(fā)明的IDDQ電流測定方法)。在步驟1605中，如果測定的電流大于某個(gè)值則判別為不良品。然后，優(yōu)良品在步驟1606，1607中在芯片上施加通常電源電壓，進(jìn)而，不施加襯底偏置進(jìn)行功能試驗(yàn)(Functiontest)。然后，在步驟1608中根據(jù)其功能試驗(yàn)結(jié)果進(jìn)行選擇。對于步驟1601～1607的周圍溫度等的環(huán)境不特別限定。
這里，通過步驟1602中的試驗(yàn)程序的執(zhí)行，進(jìn)行芯片的選擇。另外，在執(zhí)行該程序中，也可以包括在IDDQ試驗(yàn)之前進(jìn)行對芯片的試驗(yàn)圖形輸入。使用某種掃描在輸入試驗(yàn)圖形的情況下也能夠在步驟1602進(jìn)行其輸入。進(jìn)而，步驟1606的芯片電源電壓在芯片的動(dòng)作電源電壓范圍中，可以選擇最差條件(例如vdd＝1.6V)。
另外，例如在步驟1605中為了進(jìn)行選擇，也可以使用在流過大于某絕對值的電流時(shí)判斷為故障的方法，然而半導(dǎo)體集成電路裝置以某個(gè)制造單位制造的情況下，在其制造單位(例如組或者晶片單位)內(nèi)進(jìn)行統(tǒng)計(jì)，在制造單位內(nèi)顯示出偏離統(tǒng)計(jì)標(biāo)準(zhǔn)值的電流值(例如偏離3σ以上的電流值)的產(chǎn)品判斷為不良品?；蛘咭部梢允褂蒙鲜鰞蓚€(gè)方法進(jìn)行判斷。如果MOS晶體管的閾值電壓分散則漏泄電流加大變化，因此按制造單位很大地分散。然而，如果是相同的制造單位內(nèi)則由于顯示出比較均勻的特性，因此上述統(tǒng)計(jì)的不良判定有效。
對于IDDQ試驗(yàn)的第2個(gè)問題(B)，雖然能夠通過測定芯片的電源電流的IC試驗(yàn)器等的電流測定裝置的改良得到某種程度的解決，然而在試驗(yàn)之前使襯底偏置變化的情況下需要用于驅(qū)動(dòng)襯底的時(shí)間。在其芯片內(nèi)部發(fā)生襯底電壓的情況(例如圖1中，在襯底偏置控制電路內(nèi)具有電壓發(fā)生電路的情況)下，一般由于芯片內(nèi)的電壓發(fā)生電路的驅(qū)動(dòng)能力不大，因此把襯底進(jìn)行驅(qū)動(dòng)達(dá)到規(guī)定的電壓需要比較長的時(shí)間。
為了解決該課題，在圖17的實(shí)施例中使得能夠從芯片外部供給襯底偏置用的電源。圖17中，1700示出芯片，該芯片1700除去具有電源焊盤1701，1702以外還具有襯底焊盤1703，1704。
電源焊盤1701，1702連接在電路的電源端子上，襯底焊盤1703，1704連接在構(gòu)成電路的晶體管的襯底端子上。1706不一定需要，然而相當(dāng)于圖2的襯底偏置控制電路STBC1，是位于芯片內(nèi)部的襯底偏置控制電路。1705是芯片中的電路的例子，在這里為了簡單化圖示出反相器的例子。
在IDDQ試驗(yàn)時(shí)，從芯片外部的電源焊盤1701，1702上供給電壓的同時(shí)，在襯底焊盤1703，1704上也供給電壓。一般芯片外部的裝置(例如IC試驗(yàn)器等)的電壓供給能力強(qiáng)，因此能夠在短時(shí)間內(nèi)把電源電壓和襯底偏置的值穩(wěn)定在所希望的值。
另外，在把該芯片封裝時(shí)，電源焊盤用屏蔽接地等連接封裝的管腳。襯底焊盤1703，1704不特別需要用屏蔽接地等連接封裝的管腳，例如，在IDDQ試驗(yàn)之前需要使芯片封裝進(jìn)行動(dòng)作的情況下可以進(jìn)行連接。
作為其它的本發(fā)明的解決方案，有構(gòu)成在芯片內(nèi)安裝的電壓發(fā)生電路，使得能夠在試驗(yàn)時(shí)高速驅(qū)動(dòng)襯底偏置的方法。具體的一個(gè)方法是準(zhǔn)備2種以上的電壓發(fā)生電路，把其中的一個(gè)作為IDDQ試驗(yàn)專用的方法。利用該電壓發(fā)生電路的功耗不必在意這一點(diǎn)，采用能夠把襯底偏置高速地穩(wěn)定在某個(gè)值的電路結(jié)構(gòu)。另一方面，對于為了降低芯片待機(jī)時(shí)的電流所使用的電壓發(fā)生電路采用低電力的結(jié)構(gòu)。這樣，通過根據(jù)用途分開使用電壓發(fā)生電路，能夠解決上述問題點(diǎn)(B)。當(dāng)然，也可以構(gòu)成為用一個(gè)電壓發(fā)生電路，具有多個(gè)動(dòng)作狀態(tài)，在各種用途以最佳的動(dòng)作標(biāo)準(zhǔn)進(jìn)行動(dòng)作。
如果使用應(yīng)用了以上所說明的本發(fā)明的IDDQ電流測定方法的IDDQ試驗(yàn)，則通過與其組合的各種試驗(yàn)項(xiàng)目(包括老化)，能夠以各種組合進(jìn)行芯片的試驗(yàn)。然而，本發(fā)明中至少在IDDQ試驗(yàn)時(shí)把電源電壓降低到低于芯片通常動(dòng)作時(shí)的電源電壓(通常電壓)，進(jìn)而可以施加比芯片的通常動(dòng)作時(shí)深的襯底偏置，進(jìn)行電流測定，其組合沒有特別限定。另外，本發(fā)明的IDDQ電流測定方法中，也可以在襯底偏置保持不變的狀態(tài)下，只把電源電壓降低到低于通常電壓，不施加襯底偏置進(jìn)行測定?？傊?，在芯片的選擇試驗(yàn)時(shí)所進(jìn)行的IDDQ試驗(yàn)時(shí)的電流測定的過程中，可以調(diào)整電源電壓值和襯底偏置值，使得芯片的電源之間流過的亞閾值漏泄電流和pn結(jié)漏泄電流(包括GIDL電流)減小。
關(guān)于在上述IDDQ試驗(yàn)時(shí)降低電源電壓時(shí)的電源電壓值可以是沒有消除施加了其電源電壓的芯片內(nèi)的存儲(chǔ)器電路(鎖存器和SRAM或者寄存器等存儲(chǔ)信息的電路)的存儲(chǔ)內(nèi)容的電源電壓值。一般如果過低地降低電源電壓值，則難以進(jìn)行上述存儲(chǔ)內(nèi)容的保持，進(jìn)而電路的動(dòng)作可能不穩(wěn)定，在電源端子之間流過亞閾值漏泄電流以外的其它原因產(chǎn)生的電流。該最低電壓值由于依賴于構(gòu)成電路的MOS晶體管的閾值電壓，因此在這里不特別限定。只要能夠判斷故障，則可以是比沒有消除上述存儲(chǔ)電路的存儲(chǔ)內(nèi)容的最低電壓更低的電壓值。
另外，在芯片中，通常動(dòng)作時(shí)有用兩種以上的電源電壓進(jìn)行動(dòng)作的情況，對于各個(gè)電壓進(jìn)行IDDQ試驗(yàn)的情況下，既可以使用上述本發(fā)明的各種方法同時(shí)測定所有電源的電流，也可以按照每一個(gè)或者每幾個(gè)的順序進(jìn)行測定。
還有，在芯片中，有包括如恒定電流源電路那樣，在通常動(dòng)作時(shí)也在電源端子之間流過少量電流的電路的情況(以下，把這些電流稱為恒定電流)。這種情況下，由于不能夠區(qū)別是由故障產(chǎn)生的電流還是恒定電流，因此不能夠正常進(jìn)行IDDQ試驗(yàn)。這種情況下，可以如圖18那樣構(gòu)成芯片。圖18中，1800示出這樣的芯片。電路群1801示出上述流過恒定電流的電路群，電路群1802示出不流過恒定電流的電路群。電源焊盤1803和1804連接電路群1801，電源焊盤1805和1806連接電路群1802。1807和1808是半導(dǎo)體開關(guān)。圖18中分別僅示出各一個(gè)，然而這是為了簡化圖畫，并不是特別限定各個(gè)數(shù)目。另外，襯底偏置關(guān)聯(lián)端子的連接與圖1到圖17的相同，在這里省略。
IDDQ試驗(yàn)時(shí)關(guān)斷開關(guān)1807和1808，使用電源焊盤1805和1806進(jìn)行本發(fā)明的IDDQ電流測定方法(當(dāng)然這時(shí)，在電源焊盤1803和1804上也施加預(yù)定的電壓)。能夠不受流過恒定電流的電路1801的影響進(jìn)行芯片1800的IDDQ試驗(yàn)。
另一方面，在這些試驗(yàn)以外時(shí)，使開關(guān)1808接通連接電源焊盤1804和1806，使開關(guān)1807接通連接電源焊盤1803和1805。也可以不使用開關(guān)1807，1808，而在芯片外部分別用屏蔽接地連接電源焊盤1804和1806，以及電源焊盤1803和1805，也可以在印刷襯底(PCB)上把它們進(jìn)行連接。不過，如圖18那樣在芯片內(nèi)部使用開關(guān)低阻抗地連接的方法能夠防止電路1801和電路1802的電源電壓電平由于噪聲等偏移，能夠防止誤動(dòng)作和功耗的增加。
開關(guān)1807和1808的構(gòu)成方法沒有特別限定，可以用CMOS開關(guān)構(gòu)成。另外，電源焊盤1803如果是正電源一側(cè)(vdd)，電源焊盤1804如果是負(fù)電源一側(cè)(vss)，則開關(guān)1807最好用PMOS，開關(guān)1808最好用NMOS構(gòu)成。這些開關(guān)的控制方法也沒有特別限定。
圖2中把用DC-DC變換器DC1升壓了的電壓用DC-DC2變換器降壓后作為vdd電壓供給。與此不同，也可以用DC-DC變換器DC2把來自電池BAT1的電壓直接降壓或者升壓后作為vdd電壓。這種情況下由于可以從電池BAT1在DC-DC變換器一級得到vdd電壓，因此能夠進(jìn)行高效率的電壓變換。
圖13是與圖2不同的其它的實(shí)施例。BAT2是電池，與圖2的區(qū)別在于不是從DC-DC變換器DC1進(jìn)行備用時(shí)的對vdd的電壓供給，而是從電池BAT2進(jìn)行。備用時(shí)從與電池BAT1不同的其它電池供給電路CKT0的電源。能夠把電池的開路電壓更小的電池使用為電池BAT2。電池BAT2沒有特別限定，鎳氫電池和鎳鎘電池從其開路電壓考慮比較適宜。
對于本發(fā)明的備用狀態(tài)2或者備用狀態(tài)3的實(shí)現(xiàn)方法，不限定于圖2和圖13的結(jié)構(gòu)。例如，對于圖2的使用了DC-DC變換器DC2和由二極管D10構(gòu)成的通路以及由二極管D11～D14構(gòu)成的通路的電源電壓的切換辦法，如果使DC-DC變換器DC2具有輸出電壓切換功能則可以同樣實(shí)現(xiàn)。
圖14A、14B示出該實(shí)施例。圖14A中代替圖13所示的二極管開關(guān)使用電源切換器PSW。電源切換器PSW在Vin的電壓大于某基準(zhǔn)電壓時(shí)使Vin與Vout短路。另外，低于某基準(zhǔn)值時(shí)使Vbat與Vout短路。通過該方法與使用二極管開關(guān)的情況相同能夠自動(dòng)進(jìn)行電源的切換。
圖14(B)是電源切換器的實(shí)施例。301是比較器，302是基準(zhǔn)電壓發(fā)生器，305和306是反相器，307和310是PMOS晶體管，308和309是二極管。用比較器301把Vin的電壓值與基準(zhǔn)電壓發(fā)生器302的輸出進(jìn)行比較，比較結(jié)果輸出到304中。根據(jù)該比較結(jié)果接通PMOS晶體管307和310的某一個(gè)。二極管308，309用作為流過PMOS晶體管的電流驅(qū)動(dòng)能力以上的電流時(shí)的旁路。由于PMOS晶體管需要電流驅(qū)動(dòng)能力，因此只要是制造工藝方面能夠使用則也可以使用雙極型晶體管。雖然在使用了二極管開關(guān)的圖2的方法中二極管的電壓降Vf是一個(gè)問題，然而在圖14的方式中不產(chǎn)生該問題。
圖15是另一個(gè)實(shí)施例。這里，電池BAT由BAT1和BAT3這兩個(gè)構(gòu)成，有效時(shí)使用電池BAT1，備用時(shí)使用電池BAT3。另外，在電路CKT0內(nèi)部安裝著發(fā)生備用時(shí)的電路CKT2的電源電壓的電源電路320。電源電路320由運(yùn)算放大器322和PMOS晶體管323以及基準(zhǔn)電壓發(fā)生器321構(gòu)成。這里，基準(zhǔn)電壓發(fā)生器321的輸出電壓是0.9V。324是vdd電位監(jiān)視器，如果vdd大于0.9V則關(guān)斷電源電路320的動(dòng)作，如果小于0.9V則接通電源電路320的動(dòng)作。電源切換器PSW如圖14(B)所示。
圖15中與圖2相比較沒有備用控制電路STBC2，根據(jù)來自DC-DC變換器DC1的電源供給進(jìn)行備用控制。即，在有效狀態(tài)下，來自電池BAT1的電源用DC-DC變換器DC1升壓或者降壓穩(wěn)定在3.3V以后，通過電源切換器PSW供給vddq以及vbpq。另外，DC-DC變換器DC1的輸出還輸入到DC-DC變換器DC2中，在那里被降壓為1.8V后作為vdd供給到電路CKT0中。vdd電位監(jiān)視器324監(jiān)視vdd的電位，由于vdd大于0.9V因此關(guān)斷電源電路320。
另一方面，在備用狀態(tài)，停止來自DC-DC變換器DC1的電源供給。由此，電源切換器PSW把電池BAT3的輸出Vbat和Vout短路，在vddq和vdpq上供給電池BAT3的電源。另外，由于在DC-DC變換器DC2上不供給電源，因此沒有由DC-DC變換器DC2進(jìn)行的對于vdd的電源供給。vdd電位監(jiān)視器324監(jiān)視電位，由于小于0.9V因此把電源電路320接通。由此，與基準(zhǔn)電壓發(fā)生器321的輸出電壓相同的電位0.9V從PMOS晶體管323供給到vdd上。電池BAT3沒有特別的限定，鋰電池從其開路電壓以及能量密度方面考慮比較適宜。
電源電路320由于不需要線圈等因此易于集成電路化。如果把電路CKT0做在一個(gè)半導(dǎo)體芯片上，則具有不需要電路CKT0以外的在備用時(shí)使用的特別的電源電路的優(yōu)點(diǎn)。另外，與圖14相同，如果與使用了二極管開關(guān)的圖2的方法相比較，則具有不存在二極管的電壓降Vf的問題。
圖2，圖14A中，在電路CKT0外部敘述了備用控制電路STBC2，然而也可以設(shè)置在電路CKT0內(nèi)。這種情況下，根據(jù)來自電路CKT0的信號使自身的電源電壓發(fā)生變化。另外，還可以安裝在電路CKT1內(nèi)。電路CKT1的電源電位由于幾乎不隨vdd電位變動(dòng)，因此能夠容易地進(jìn)行電路CKT1的電路設(shè)計(jì)。當(dāng)然，即使在電路CKT0內(nèi)也可以在備用控制電路STBC2上供給不同于vdd的其它系統(tǒng)的電源。
以上，在圖2，圖13，圖14A、14B，圖15所示的實(shí)施例以外還可以得到各種結(jié)構(gòu)。以下，根據(jù)圖2的結(jié)構(gòu)示出其它的實(shí)施例，而只要是具備比有效時(shí)更深地施加襯底偏置，進(jìn)而把供給到電路的電源電壓降低的電力減少模式，可以實(shí)現(xiàn)備用時(shí)的低電力化，則其結(jié)構(gòu)就沒有特別的限制。
圖6是把圖2的電路CKT2在備用狀態(tài)下如果斷開電源則消除保持在電路內(nèi)的信息后通過電源電壓的恢復(fù)轉(zhuǎn)移到有效狀態(tài)時(shí)存在故障的電路CKT3與不存在故障的電路CKT4分離的情況的實(shí)施例。
在備用時(shí)，在即使消去電源也不存在故障的電路CKT4上通過電源開關(guān)SW1供給電源vddc。電源開關(guān)SW1由備用控制電路STBC2控制，在備用時(shí)通過斷開電源開關(guān)SW1切斷電路CKT4的電源供給。由此，能夠減少由流過電路CKT4的亞閾值漏泄電流產(chǎn)生的功耗。
在備用時(shí)，斷開電路CKT3的電源時(shí)，在電路CKT3和電路CKT4之間的接口上需要輸出固定電路和輸入固定電路使得通電的電路CKT3不發(fā)生誤動(dòng)作，而由于如果使用NAND和NOR這樣的CMOS電路則能夠簡單地實(shí)現(xiàn)因此在這里省略說明。
使用本發(fā)明圖1的方法削減備用時(shí)的亞閾值漏泄電流，進(jìn)而如圖6的方式那樣通過與切斷即使斷開電源也不存在故障的電路的電源的方法相組合，作為系統(tǒng)總體能夠進(jìn)一步實(shí)現(xiàn)低電力化。
圖7是把圖6的電源開關(guān)SW1設(shè)置在電路CKT0內(nèi)的情況的實(shí)施例。STBC2是備用電源控制電路，控制電路CKT4的電源電壓vdd_v以及vss_v。在備用狀態(tài)下在電路CKT4的電源電壓vdd_v以及vss_v上例如施加1.0V以及0.8V。由于在電路CKT4上僅供給0.2V的電位差，因此雖然不能存儲(chǔ)在電路CKT4內(nèi)存儲(chǔ)的信息，但是能夠大幅度地減少電路CKT4內(nèi)流過的亞閾值漏泄電流。當(dāng)然，也可以與圖6的情況相同，在vdd_v以及vss_v上施加0.9V完全切斷電源。
圖8示出電路CKT4以及備用電源控制STBC2的實(shí)現(xiàn)方法的實(shí)施例。ncell1～ncelln是CMOS邏輯電路，其襯底偏置連接vbp以及vbn。另外，各個(gè)單元的電源端子連接虛擬電源vdd_v以及vss_v。CMOS邏輯電路(標(biāo)準(zhǔn)單元)ncell的一個(gè)或者它們的組合相當(dāng)于電路CKT4，另外開關(guān)單元(電源電壓控制裝置)swcell構(gòu)成備用電源控制電路STBC2的一部分。
在開關(guān)單元swcell中，PMOS襯底偏置vbp以及NMOS襯底偏置vbn分別通過MOS晶體管MP1以及MN1連接電源vdd以及vss。從而，PMOS襯底控制信號cbp以及NMOS襯底控制信號cbn分別為‘L’以及‘H’時(shí)在襯底偏置vbp，vbn上施加電源電位。另外，PMOS襯底控制信號cbp以及NMOS襯底控制信號cbn分別為‘H’從及‘L’時(shí)，從圖8未示出的外部電路供給vbp以及vbn電位。
另一方面，虛擬電源vdd_v以及vss_v分別通過MOS晶體管MP2以及MN2連接電源vdd以及vss。從而，電源切換信號pwsw為‘H’時(shí)虛擬電源vdd_v以及vss_v分別連接電源vdd以及vss。另外，電源切換信號pwsw為‘L’時(shí)虛擬電源vdd_v以及vss_v成為高阻狀態(tài)，其電位成為由連接在虛擬電源vdd_v以及vss_v之間的電路的漏泄電流等決定的值。
圖8中CP1和CP2是為減少電源電壓變動(dòng)而使用的所謂旁路電容器或去耦電容器，但也可以沒有該電容器，旁路電容器CP1在降低vdd_v以及vss_v的AC阻抗方面有效。
圖9示出動(dòng)作波形的實(shí)施例。在有效狀態(tài)下PMOS襯底控制信號cbp以及NMOS襯底控制信號cbn分別為0V，1.8V，襯底偏置vbp，vbn上施加電源電位1.8V以及0V。這時(shí)，電源切換信號pwsw為1.8V，在虛擬電源vdd_v以及vss_v上分別供給電源1.8V以及0V。
在備用狀態(tài)4下，在PMOS襯底控制信號cbp以及NMOS襯底控制信號cbn上施加3.3V以及-1.5V，vbp從及vbn上分別施加3.3V以及-1.5V。標(biāo)準(zhǔn)單元ncell1～ncelln的電路中的MOS晶體管的襯底偏置加深，根據(jù)襯底偏置效果閾值電壓升高可以減少亞閾值漏泄電流。
在備用狀態(tài)5下，除去備用狀態(tài)4的狀態(tài)以外，電源切換信號pwsw成為0V。由此，虛擬電源vdd_v以及vss_v從電源vdd以及vss斷開。由此，虛擬電源vdd_v以及vss_v成為由漏泄電流等決定的值(這里是1.0V以及0.V)。標(biāo)準(zhǔn)單元ncell1～ncelln的電路中的MOS晶體管的襯底偏置加深，在根據(jù)襯底偏置效果閾值電壓升高的基礎(chǔ)上，根據(jù)DIBL現(xiàn)象ncell1～ncelln電路中的MOS晶體管的閾值電壓相當(dāng)高。由此能夠大幅度地減少亞閾值漏泄電流。
關(guān)于MOS晶體管MP1，MP2，MN1，MN2的閾值電壓沒有特別限定，而如果設(shè)定為低閾值電壓則由于流過漏泄電流作為總體難以謀求低電力化。因而可以使用高閾值電壓的MOS晶體管。其中，對于MOS晶體管MP2以及MN2，在備用時(shí)由于較深地施加襯底偏置，因此MP2以及MN2的閾值電壓升高。從而，在MOS晶體管MP2，MN2中能夠使用低閾值MOS晶體管。
關(guān)于MOS晶體管的氧化膜厚度，由于在備用時(shí)，高電壓施加到柵極源極或者柵極漏極之間，因此MOS晶體管MP1以及MN1的氧化膜需要比標(biāo)準(zhǔn)單元ncell1中的MOS晶體管的氧化膜加厚。另一方面，關(guān)于MOS晶體管MP2以及MN2的氧化膜，由于在柵極源極或者柵極漏極之間不施加高電壓，因此可以是與標(biāo)準(zhǔn)單元ncell1中的MOS晶體管的氧化膜相同的氧化膜厚度。
通過大量設(shè)置圖8的開關(guān)單元swcell1，在有效時(shí)能夠把襯底偏置vbp以及vbn與虛擬電源vdd_v以及vss_v分別低阻抗地連接到電源vdd，vss上。
圖10以及圖11是開關(guān)單元swcell的配置方法的實(shí)施例。由于虛擬電源vdd_v以及vss_v對于ncell1～ncelln成為電源線，因此為了進(jìn)行高速動(dòng)作需要其阻抗盡可能減小。如果大量配置開關(guān)單元swcell1由此雖然成為低阻抗，然而數(shù)量存在界限，而且大量的配置將導(dǎo)致面積增加。
圖10示出了有效的開關(guān)單元swcell1的配置方法。圖10中被處理的信號的流程取圖中所示的X方向。圖10中ncell2和ncell5或者ncell1和ncell4同時(shí)動(dòng)作，而ncell2和ncell1以及ncell5和ncell4不同時(shí)進(jìn)行動(dòng)作。從而，在一個(gè)虛擬電源vdd_v以及vss_v上連接的電路中同時(shí)動(dòng)作的電路數(shù)目減少。
圖11示出其它的例子。圖11中被處理的信號流程取為圖示的Y方向。圖11中ncell2和ncell3或者ncell4和ncell5能夠同時(shí)動(dòng)作的可能性很高。從而，一個(gè)虛擬電源vdd_v以及vss_v上連接的CMOS電路多數(shù)同時(shí)動(dòng)作。
通過設(shè)計(jì)使得一個(gè)虛擬電源上連接的電路多數(shù)不同時(shí)動(dòng)作那樣信號流程的方向與虛擬電源的方向相平行，能夠抑制虛擬電源中流過的電流峰值。如果降低電流峰值則使在相同電源阻抗的情況下發(fā)生的電源沖擊的量減少，因此實(shí)際上與把虛擬電源取為低阻抗等價(jià)。從這一觀點(diǎn)出發(fā)可以說圖11與圖10相比是無效率的swcell1的配置方法。
圖10的電源網(wǎng)和信號流程的設(shè)計(jì)，例如通過數(shù)據(jù)通路的設(shè)計(jì)能夠容易地實(shí)現(xiàn)。由于數(shù)據(jù)通路的信號流程規(guī)則，因此能夠設(shè)計(jì)使得與虛擬電源平行。
圖12是電源布線vdd、vss，襯底偏置控制線vbp、vbn、cbp、cbn以及電源切換線pwsw的設(shè)計(jì)例。在圖的橫方向上用M1(第1層金屬布線)布線了的vdd、vss、vbp、vbn被平行布線。在縱方向上以M2(第2層金屬布線)布線了的vdd、vss、vbp、vbn、cbp、cbn、pwsw沿著swcell上進(jìn)行布線，在M1和M2的交點(diǎn)vdd、vss、vbp、vbn分別連接成網(wǎng)格形狀。通過把數(shù)據(jù)通路的信號流程取為圖示的信號流程的箭頭方向，能夠抑制一個(gè)虛擬電源上連接的電路的同時(shí)動(dòng)作數(shù)目。圖中的符號示出與圖11以前所示部分相同的部分。
本發(fā)明的方法的主要效果如下。
(1)根據(jù)襯底偏置效果以及由DIBL現(xiàn)象產(chǎn)生的閾值電壓的變化，能夠抑制備用狀態(tài)下的由亞閾值漏泄電流產(chǎn)生的功耗增加。
(2)不加大MOS晶體管的漏極阱或者阱阱之間的電壓，能夠?qū)嶋H地在MOS晶體管上施加深的襯底偏置。
雖然結(jié)合實(shí)施例敘述了本發(fā)明，然而，在這些實(shí)施例和后附的權(quán)利要求定義的本發(fā)明的范圍和精神內(nèi)，根據(jù)本公開的發(fā)明，可以使得普通的技術(shù)進(jìn)行各種變形。
權(quán)利要求
1.一種半導(dǎo)體裝置，特征在于具有包括PMOS晶體管和NMOS晶體管的電路；向上述PMOS晶體管和上述NMOS晶體管供給電源電壓的電源電壓控制電路；向上述PMOS晶體管和上述NMOS晶體管供給襯底偏置電壓的襯底偏置控制電路；上述PMOS晶體管以及上述NMOS晶體管的柵極氧化膜厚分別小于5nm；在第1狀態(tài)下，上述襯底偏置控制電路在上述PMOS晶體管和上述NMOS晶體管上分別供給襯底偏置電壓，上述電源電壓控制電路供給第1電源電壓和作為比上述第1電源電壓的電壓值低電位的第2電源電壓，在第2狀態(tài)下，上述襯底偏置控制電路把供給到上述PMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述PMOS晶體管的襯底偏置值高的電位，把供給到上述NMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述NMOS晶體管的襯底偏置值低的電位，上述電源電壓控制電路把上述第1電源電壓的電壓值控制為比在上述第1狀態(tài)下被供給的電壓值低的電位。
2.如權(quán)利要求1中記述的半導(dǎo)體裝置，特征在于在上述第2狀態(tài)下，上述電源電壓控制電路維持上述第1狀態(tài)中的上述第2電源電壓的電壓值。
3.一種半導(dǎo)體裝置，特征在于具有包括PMOS晶體管和NMOS晶體管的電路；向上述PMOS晶體管和上述NMOS晶體管供給電源電壓的電源電壓控制電路；向上述PMOS晶體管和上述NMOS晶體管供給襯底偏置電壓的襯底偏置控制電路，在第1狀態(tài)下，上述襯底偏置控制電路在上述PMOS晶體管和上述NMOS晶體管上分別供給襯底偏置電壓，上述電源電壓控制電路供給第1電源電壓和作為比上述第1電源電壓的電壓值低電位的第2電源電壓，在第2狀態(tài)下，上述襯底偏置控制電路把供給到上述PMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述PMOS晶體管的襯底偏置值高的電位，把供給到上述NMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述NMOS晶體管的襯底偏置值低的電位，在降低上述PMOS晶體管以及上述NMOS晶體管的亞閾值漏泄電流的同時(shí)，上述電源電壓的控制電路把上述第1電源電壓的電壓值控制為比在上述第1狀態(tài)下供給的電壓值低的電位，由此通過DIBL效果進(jìn)一步降低上述亞閾值漏泄電流。
4.如權(quán)利要求3中記述的半導(dǎo)體裝置，特征在于在上述第2狀態(tài)下，上述電源電壓控制電路把上述第1電源電壓的電壓值控制為比在上述第1狀態(tài)下供給的電壓值低的電位，由此降低結(jié)漏泄電流。
5.一種半導(dǎo)體裝置，特征在于具有包括PMOS晶體管和NMOS晶體管的電路；向上述PMOS晶體管和上述NMOS晶體管供給電源電壓的電源電壓控制電路；向上述PMOS晶體管和上述NMOS晶體管供給襯底偏置電壓的襯底偏置控制電路，在第1狀態(tài)下，上述襯底偏置控制電路在上述PMOS晶體管和上述NMOS晶體管上分別供給襯底偏置電壓，上述電源電壓控制電路供給第1電源電壓和作為比上述第1電源電壓的電壓值低電位的第2電源電壓，在第2狀態(tài)下，上述襯底偏置控制電路把供給到上述PMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述PMOS晶體管的襯底偏置值高的電位，把供給到上述NMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述NMOS晶體管的襯底偏置值低的電位，在第3狀態(tài)下，上述襯底偏置控制電路維持在上述第2狀態(tài)下供給到上述PMOS晶體管和上述NMOS晶體管的襯底偏置值，上述電源電壓控制電路把上述第1電源電壓的電壓值控制為比在上述第1狀態(tài)下供給的電壓值低的電位。
6.如權(quán)利要求5中記述的半導(dǎo)體裝置，特征在于上述電源電壓控制電路具有包括把從第1電池供給的電壓進(jìn)行電平變換的電平變換電路的第1通路，與上述第1通路并聯(lián)且包括把從上述第1電池供給的電壓降低至預(yù)定電位的二極管的第2通路，根據(jù)上述電平變換電路的動(dòng)作/非動(dòng)作，控制該供給的上述第1電源電壓的電壓值。
7.如權(quán)利要求5中記述的半導(dǎo)體裝置，特征在于上述電源電壓控制電路具有切換從第1電池供給的電壓和從第2電池供給的電壓的選擇器，根據(jù)上述選擇器的切換，控制供給的上述第1電源電壓的電壓值。
8.一種半導(dǎo)體裝置，特征在于具有包括PMOS晶體管和NMOS晶體管的電路；在上述PMOS晶體管和上述NMOS晶體管上供給電源電壓的電源電壓控制電路；在上述PMOS晶體管和上述NMOS晶體管上供給襯底偏置電壓的襯底偏置控制電路，在第1狀態(tài)下，上述襯底偏置控制電路在上述PMOS晶體管和上述NMOS晶體管上分別供給襯底偏置電壓，上述電源電壓控制電路供給第1電源電壓和作為比上述第1電源電壓的電壓值低電位的第2電源電壓，在第2狀態(tài)下，上述襯底偏置控制電路把供給到上述PMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述PMOS晶體管的襯底偏置值高的電位，把供給到上述NMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述NMOS晶體管的襯底偏置值低的電位，在第3狀態(tài)下，上述襯底偏置控制電路把供給到上述NMOS晶體管的襯底偏置電壓控制為比在上述第2狀態(tài)下供給到上述NMOS晶體管的襯底偏置值低的電位，上述電源電壓控制電路把上述第1電源電壓的電壓值控制為比在上述第1狀態(tài)下供給的電壓值低的電位。
9.如權(quán)利要求8中記述的半導(dǎo)體裝置，特征在于在從上述第2狀態(tài)轉(zhuǎn)移到第3狀態(tài)時(shí)，供給到上述NMOS晶體管的襯底偏置值的變化量小于上述第1電源電壓的電壓值的變化量。
10.如權(quán)利要求7或8中記述的半導(dǎo)體裝置，特征在于上述電源電壓控制電路具有包括把從第1電池供給的電壓進(jìn)行電平變換的電平變換電路的第1通路，和與上述第1通路并聯(lián)且包括使從上述第1電池供給的電壓降低到預(yù)定電位的二極管的第2通路，根據(jù)上述電平變換電路的動(dòng)作/非動(dòng)作，控制供給的上述第1電源電壓的電壓值。
11.如權(quán)利要求7或8中記述的半導(dǎo)體裝置，特征在于上述電源電壓控制電路具有切換從第1電池供給的電壓和從第2電池供給的電壓的選擇器，根據(jù)上述選擇器的切換，控制供給的上述第1電源電壓的電壓值。
12.一種半導(dǎo)體裝置，特征在于具有供給第1電源電壓和作為比上述第1電源電壓的電壓值低電位的第2電源電壓的第1電路；供給作為比上述第1電源電壓的電壓值高電位的第3電源電壓和作為比上述第3電源電壓低電位的第4電源電壓的第2電路；控制供給到包含在上述第1電路中的PMOS晶體管以及NMOS晶體管的襯底偏置電壓的襯底偏置控制電路，在第1狀態(tài)下，上述襯底偏置控制電路在上述PMOS晶體管和上述NMOS晶體管上分別供給襯底偏置電壓，在第2狀態(tài)下，上述襯底偏置控制電路把供給到上述PMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述PMOS晶體管的襯底偏置值高的電位，把供給到上述NMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述NMOS晶體管的襯底偏置值低的電位，在上述第2狀態(tài)下，供給到上述第1電路的上述第1電源電壓被控制為比上述第1狀態(tài)下的電壓值低的電壓，供給到上述第2電路的上述第3電源電壓維持在上述第1狀態(tài)下的電壓值。
13.如權(quán)利要求12中記述的半導(dǎo)體裝置，特征在于在上述第2電路中包括輸入輸出電路。
14.如權(quán)利要求12或13中記述的半導(dǎo)體裝置，特征在于在上述第1電路，上述第2電路以及上述襯底偏置控制電路中具有供給電源電壓的電源電壓控制電路。
15.如權(quán)利要求12～14的任一項(xiàng)中記述的半導(dǎo)體裝置，特征在于上述電源電壓控制電路把上述第3電源電壓的電壓值供給到上述第2電路以及上述襯底偏置控制電路，上述襯底偏置控制電路在上述第2狀態(tài)下，把以上述第3電源電壓的電壓值作為襯底偏置值的襯底偏置電壓供給到上述PMOS晶體管。
16.如權(quán)利要求12～15的任一項(xiàng)中記述的半導(dǎo)體裝置，特征在于上述電源電壓控制電路還具有包括PMOS晶體管，運(yùn)算放大器和基準(zhǔn)電壓發(fā)生電路的電源電壓發(fā)生裝置，在上述第2狀態(tài)下，從上述電源電壓發(fā)生裝置把上述第1電源電壓供給到上述第1電路。
17.一種半導(dǎo)體裝置，特征在于具有供給第1電源電壓和作為比上述第1電源電壓的電壓值低電位的第2電源電壓的第1電路以及第2電路；控制供給到包含在上述電路中的PMOS晶體管以及NMOS晶體管的襯底偏置電壓的襯底偏置控制電路，在第1狀態(tài)下，上述襯底偏置控制電路在上述PMOS晶體管以及上述NMOS晶體管上分別供給襯底偏置電壓，在第2狀態(tài)下，上述襯底偏置控制電路把供給到上述PMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述PMOS晶體管的襯底偏置值高的電位，把供給到上述NMOS晶體管的襯底偏置電壓控制為比在上述第1狀態(tài)下供給到上述NMOS晶體管的襯底偏置值低的電位，在上述第2狀態(tài)下，供給到上述第1電路的上述第1電源電壓被控制為比上述第1狀態(tài)中的電壓值低的電壓，供給到上述第2電路中的上述第1電源電壓被控制為比在上述第2狀態(tài)下供給到上述第1電路的電壓值更低的低電壓。
18.如權(quán)利要求17中記述的半導(dǎo)體裝置，特征在于在上述第2狀態(tài)下，上述第1電路不消去而維持被保存在該電路內(nèi)的信息，上述第2電路消去被保存在該電路內(nèi)的信息。
19.一種半導(dǎo)體裝置，特征在于具有包括PMOS晶體管和NMOS晶體管的標(biāo)準(zhǔn)單元；供給第1電源電壓的第1電源線；供給作為比上述第1電源電壓的電壓值低電位的第2電源電壓的第2電源線；在上述標(biāo)準(zhǔn)單元上供給第3電源電壓的第1虛擬電源線；在上述標(biāo)準(zhǔn)單元上供給第4電源電壓的第2虛擬電源線；控制對上述標(biāo)準(zhǔn)單元的基于上述第1虛擬電源線的上述第3電源電壓的供給和基于上述第2虛擬電源線的上述第4電源電壓的供給的開關(guān)單元，在第1狀態(tài)下，上述開關(guān)單元連接上述第1電源線和上述第1虛擬電源線，連接上述第2電源線和上述第2虛擬電源線，由此在上述標(biāo)準(zhǔn)單元上供給上述第1電源電壓和上述第2電源電壓，在第2狀態(tài)下，上述開關(guān)單元切斷上述第1狀態(tài)下的上述第1電源線與上述第1虛擬電源線的連接以及上述第2電源線與上述第2虛擬電源線的連接。
20.如權(quán)利要求19中記述的半導(dǎo)體裝置，特征在于具有對上述PMOS晶體管供給襯底偏置電壓的第1襯底偏置供給線；對上述NMOS晶體管供給襯底偏置電壓的第2襯底偏置供給線，上述開關(guān)單元控制對于上述PMOS晶體管以及上述NMOS晶體管的襯底偏置電壓的供給，在上述第1狀態(tài)下，上述開關(guān)單元連接上述第1襯底偏置供給線與上述第1電源線，連接上述第2襯底偏置供給線與上述第2電源線，在上述第2狀態(tài)下，上述開關(guān)單元切斷上述第1襯底偏置供給線與上述第1電源線的連接以及上述第2襯底偏置供給線與上述第2電源線的連接。
21.一種半導(dǎo)體集成電路，具有包括至少一個(gè)MOS晶體管的第1被控制電路和產(chǎn)生上述MOS晶體管的襯底偏置電位的襯底偏置控制裝置，通過把上述襯底偏置控制裝置設(shè)置為第1狀態(tài)，允許在上述MOS晶體管的漏源極之間流過比較大的第1電流，通過把上述襯底偏置控制裝置設(shè)定為第2狀態(tài)，把在上述MOS晶體管的漏源極之間上述比較大的第1電流控制為較小的第2電流，特征在于在上述第2狀態(tài)時(shí)提供給上述第1被控制電路的襯底偏置的值是比上述第1狀態(tài)時(shí)，對于PMOS晶體管的襯底偏置高的電壓值，對于NMOS晶體管的襯底偏置低的電壓值，在上述第2狀態(tài)時(shí)，其供給上述第1被控制電路的電源電壓是小于上述第1狀態(tài)時(shí)的值。
22.如權(quán)利要求21中記述的半導(dǎo)體集成電路，特征在于具有第2被控制電路和控制上述第2被控制電路的電源電壓的第2電源電壓控制裝置，在上述第1狀態(tài)時(shí)，上述第2電源電壓控制裝置允許在上述第2被控制電路中的MOS晶體管的漏源極之間流過比較大的第3電流，在上述第2狀態(tài)時(shí)，上述第2電源電壓控制裝置把在上述第2被控制電路中的MOS晶體管的漏源極之間上述比較大的第3電流控制為較小的第4電流，在上述第2狀態(tài)時(shí)供給到上述第2被控制電路的電源電壓是比上述第1狀態(tài)時(shí)小的值。
23.如權(quán)利要求21中記述的半導(dǎo)體集成電路裝置，特征在于上述被控制電路中還具有數(shù)據(jù)通路電路，由該第2電源電壓控制裝置控制的電源線的該數(shù)據(jù)通路電路中的基于最下層金屬布線層的電源網(wǎng)絡(luò)與該數(shù)據(jù)通路電路的數(shù)據(jù)溢出方向相平行。
24.如權(quán)利要求23中記述的半導(dǎo)體集成電路裝置，特征在于上述電源網(wǎng)上，在電源與接地之間還配置著去耦電容器。
25.如權(quán)利要求21～24的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置，特征在于構(gòu)成上述第1被控制電路的MOS晶體管的閾值電壓小于0.5V。
26.如權(quán)利要求21～25的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置，特征在于上述第2狀態(tài)時(shí)的第1被控制電路的電源電壓小于1.0V而且大于0.5V。
27.如權(quán)利要求22～26的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置，特征在于構(gòu)成上述第2被控制電路的MOS晶體管的閥值電壓小于0.5V。
28.如權(quán)利要求22～27的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置，特征在于由上述第2電源電壓控制裝置控制的第2被控制電路的電源線在第2狀態(tài)時(shí)小于0.5V。
29.如權(quán)利要求22～28的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置，特征在于由上述第2電源電壓控制裝置控制的該第2被控制電路的電源線與第1狀態(tài)時(shí)相比第2狀態(tài)時(shí)其阻抗高5倍以上。
30.一種包括CMOS晶體管電路的半導(dǎo)體集成電路裝置，特征在于具有連接在上述CMOS晶體管電路的源漏通路的第1以及第2虛擬電源布線；控制構(gòu)成上述CMOS晶體管電路的PMOS晶體管的襯底偏置電位的第1襯底偏置布線；控制構(gòu)成上述CMOS晶體管電路的NMOS晶體管的襯底偏置電位的第2襯底偏置布線；控制電路；經(jīng)過第1開關(guān)與上述第1虛擬電源布線相連接，經(jīng)過第2開關(guān)與上述第1襯底偏置布線相連接的第1電源布線；經(jīng)過第3開關(guān)與上述第2虛擬電源布線相連接，經(jīng)過第4開關(guān)與上述第3襯底偏置布線相連接的第2電源布線，上述控制電路進(jìn)行控制使得在一定期間上述第1以及第2虛擬電源布線之間的電位差減小的同時(shí)，還進(jìn)行控制使得上述第1以及第2襯底偏置布線的電位差加大。
31.如權(quán)利要求30中記述的半導(dǎo)體集成電路裝置，特征在于包括上述第1～第4開關(guān)的開關(guān)單元和包括上述CMOS晶體管電路的多個(gè)單元沿著第1以及第2上述虛擬電源布線和第1以及第2襯底偏置布線配置。
32.如權(quán)利要求30或31中記述的半導(dǎo)體集成電路裝置，特征在于上述第1以及第2虛擬電源布線和第1以及第2襯底偏置布線平行配置，上述第1以及第2電源布線與此相對垂直地配置，上述開關(guān)單元配置在比上述多個(gè)單元更靠近上述第1以及第2電源布線的位置。
33.一種半導(dǎo)體集成電路裝置，特征在于具有包括CMOS晶體管電路的第1以及第2電路塊，各個(gè)電路塊具有連接在上述CMOS晶體管電路的源漏通路的第1以及第2布線；控制構(gòu)成上述CMOS晶體管電路的PMOS晶體管的襯底偏置電位的第1襯底偏置布線；控制構(gòu)成上述CMOS晶體管電路的NMOS晶體管的襯底偏置電位的第2襯底偏置布線，在上述第1電路塊中，進(jìn)行控制使得在預(yù)定期間，供給到上述第1以及第2布線中的至少一方的電壓變化的同時(shí)，使上述第1以及第2襯底偏置布線的電位差加大，在上述第2電路塊中，在預(yù)定期間，切斷供給到上述第1以及第2布線中的至少一方的電壓。
34.一種半導(dǎo)體集成電路裝置的檢查方法，具有至少包括一個(gè)MOS晶體管的第1被控制電路和產(chǎn)生上述MOS晶體管的襯底偏置電位的襯底偏置控制裝置，通過把上述襯底偏置控制裝置設(shè)置為第1狀態(tài)，允許在上述MOS晶體管的漏源極之間流過比較大的第1電流，通過把上述襯底偏置控制裝置設(shè)置為第2狀態(tài)，在上述MOS晶體管的漏源極之間流過比上述比較大的第1電流小的第2電流，特征在于在上述第2狀態(tài)時(shí)提供到上述第1被控制電路的襯底偏置的值是比上述第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置相同或者高的電壓值，是對于NMOS晶體管的襯底偏置相同或者低的電壓值，在上述第2狀態(tài)時(shí)提供給上述第1被控制電路的電源電壓是比上述第1狀態(tài)時(shí)小的值，根據(jù)上述第2狀態(tài)時(shí)在上述MOS晶體管的漏源極之間流過的電流值選擇上述半導(dǎo)體集成電路裝置。
35.如權(quán)利要求34中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于上述半導(dǎo)體集成電路裝置具有能夠施加PMOS晶體管的襯底偏置的第1焊盤和能夠施加NMOS晶體管的襯底偏置的第2焊盤。
36.如權(quán)利要求35中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于進(jìn)行選擇時(shí)從第1和第2焊盤供給襯底偏置電位。
37.如權(quán)利要求34～36的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于該半導(dǎo)體集成電路裝置還具有至少由一個(gè)MOS晶體管構(gòu)成的第3被控制電路；供給該第1被控制電路的電源的至少一個(gè)第3焊盤；供給該第3被控制電路的電源的至少一個(gè)第4焊盤；至少一個(gè)開關(guān)裝置，該開關(guān)裝置連接在第3焊盤和第4焊盤之間，在選擇時(shí)，該開關(guān)裝置具有電切斷第3和第4焊盤之間的期間，在非選擇時(shí)，該開關(guān)裝置具有電連接該第3和第4焊盤之間的期間。
38.如權(quán)利要求34～37的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于上述第2狀態(tài)時(shí)的該第1被控制電路的電源電壓小于1.0V。
39.如權(quán)利要求34～38的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于構(gòu)成該第1被控制電路或者該第3被控制電路的MOS晶體管的閾值電壓小于0.5V。
40.如權(quán)利要求34～39的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于構(gòu)成該第1被控制電路的MOS晶體管的數(shù)目大于100萬個(gè)。
41.如權(quán)利要求37中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于第3被控制電路至少具有一個(gè)恒定電流源電路。
42.一種由多個(gè)MOS晶體管構(gòu)成的半導(dǎo)體集成電路裝置，特征在于該半導(dǎo)體集成電路具有第1狀態(tài)，第2狀態(tài)和第3狀態(tài)，在該第2狀態(tài)時(shí)提供給該MOS晶體管的襯底偏置的值是比該第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置相同或者高的電壓值，是對于NMOS晶體管的襯底偏置相同或者低的電壓值，在該第2狀態(tài)時(shí)提供給該MOS晶體管的電源電壓是比該第1狀態(tài)時(shí)小的值，在該第3狀態(tài)時(shí)提供給該MOS晶體管的電源電壓是比第1狀態(tài)時(shí)大的值。
43.如權(quán)利要求42中記述的半導(dǎo)體集成電路裝置，特征在于在該第3狀態(tài)時(shí)提供給該MOS晶體管的襯底偏置的值是比該第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置相同或者高的電壓值，是對于NMOS晶體管的襯底偏置相同或者低的電壓值。
44.權(quán)利要求42或43中記述的半導(dǎo)體集成電路裝置，特征在于根據(jù)第2狀態(tài)時(shí)流過該MOS晶體管的電源的電流值進(jìn)行選擇。
45.如權(quán)利要求42～44的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置，特征在于在轉(zhuǎn)移到該第3狀態(tài)一定時(shí)間以后，根據(jù)該第2狀態(tài)時(shí)該MOS晶體管的電源中流過的電流值進(jìn)行選擇。
46.如權(quán)利要求42～45的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置，特征在于根據(jù)轉(zhuǎn)移到該第3狀態(tài)之前的該第2狀態(tài)時(shí)該MOS晶體管的電源中流過的第1電流值和轉(zhuǎn)移到第3狀態(tài)一定時(shí)間后的該第2狀態(tài)時(shí)該MOS晶體管的電源中流過的第2電流值進(jìn)行選擇。
47.一種由多個(gè)MOS晶體管構(gòu)成的半導(dǎo)體集成電路，特征在于該半導(dǎo)體集成電路具有第1狀態(tài)和第2狀態(tài)，與該第1狀態(tài)時(shí)相比，在該第2狀態(tài)時(shí)，該MOS晶體管的電源中流過的亞閾值漏泄電流和該MOS晶體管的電源中流過的包括GIDL電流的pn結(jié)電流引起的漏泄電流都小。
48.如權(quán)利要求47中記述的半導(dǎo)體集成電路裝置，特征在于該第2狀態(tài)時(shí)該MOS晶體管的電源中流過的電流小于100A。
49.如權(quán)利要求47或48中記述的半導(dǎo)體集成電路裝置，特征在于根據(jù)該第2狀態(tài)時(shí)該MOS晶體管的電源中流過的電流值進(jìn)行選擇。
50.如權(quán)利要求47～49的任一項(xiàng)中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于進(jìn)行選擇的該電流值是比該第2狀態(tài)時(shí)該MOS晶體管中流過的亞閾值漏泄電流和包括GIDL電流的pn結(jié)電流引起的漏泄電流大的值。
51.一種半導(dǎo)體集成電路裝置，特征在于具有至少包括一個(gè)MOS晶體管的第1被控制電路；能夠把上述MOS晶體管的襯底偏置電位至少設(shè)定為第1狀態(tài)和第2狀態(tài)的襯底偏置控制裝置，上述第2狀態(tài)時(shí)提供給上述第1被控制電路的襯底偏置的值是比上述第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置相同或者高的電壓值，是對于NMOS晶體管的襯底偏置相同或者低的電壓值，上述第2狀態(tài)時(shí)提供給上述第1被控制電路的電源電壓是比上述第1狀態(tài)時(shí)小的值，通過測定上述第2狀態(tài)時(shí)上述MOS晶體管的漏源極之間流過的電流值能夠進(jìn)行選擇。
52.如權(quán)利要求51中記述的半導(dǎo)體集成電路裝置，特征在于上述半導(dǎo)體集成電路裝置具有能夠施加PMOS晶體管的襯底偏置的第1焊盤和能夠施加NMOS晶體管的襯底偏置的第2焊盤。
53.如權(quán)利要求51或52中記述的半導(dǎo)體集成電路裝置的檢查方法，特征在于半導(dǎo)體集成電路裝置還具有至少由一個(gè)MOS晶體管構(gòu)成的第3被控制電路；供給該第1被控制電路的電源的至少一個(gè)第3焊盤；供給該第3被控制電路的電源的至少一個(gè)第4焊盤；至少一個(gè)開關(guān)裝置，該開關(guān)裝置連接在第3焊盤和第4焊盤之間，在該選擇時(shí)，該開關(guān)裝置具有電切斷該第3和第4焊盤之間的期間，在非選擇時(shí)，該開關(guān)裝置具有電連接該第3和第4焊盤之間的期間。
全文摘要
一種半導(dǎo)體集成電路中,通過把襯底偏置控制裝置102設(shè)置為第1狀態(tài),在MOS晶體管中流過大電流,把襯底偏置控制裝置設(shè)定為第2狀態(tài),把上述大電流控制為較小的值,進(jìn)行控制使得第2狀態(tài)時(shí)提供給第1被控制電路的襯底偏置的值是比第1狀態(tài)時(shí)對于PMOS晶體管的襯底偏置高的電壓值,是對于NMOS晶體管的襯底偏置低的電壓值,第2狀態(tài)時(shí)提供給第1被控制電路的電源電壓比該第1狀態(tài)時(shí)小。
文檔編號H03K19/00GK1253379SQ9911857
公開日2000年5月17日 申請日期1999年9月9日 優(yōu)先權(quán)日1998年9月9日
發(fā)明者水野弘之, 石橋孝一郎, 成田進(jìn) 申請人:株式會(huì)社日立制作所