本發(fā)明涉及存儲器陣列領(lǐng)域，且特別涉及一種小面積共電壓反熔絲陣列。

背景技術(shù)：

1、在計(jì)算機(jī)信息產(chǎn)品發(fā)達(dá)的今天，具備有電性編寫和抹除資料功能的非揮發(fā)性存儲器，如電子抹除式可復(fù)寫只讀存儲器(eeprom)或快閃存儲器(flash)，能在電源關(guān)掉后所儲存的資料不會消失，所以被廣泛使用于電子產(chǎn)品上。然而，這些只讀存儲器或快取存儲器的結(jié)構(gòu)相對復(fù)雜，可靠性相對較低，且制造成本高。因此，很多地方可以使用可靠性高、制造成本低的單次可程序化存儲器(onetimeprogrammablememory，otp)，使用熔絲(fuse)或反熔絲(anti-fuse)做為元件的單次可程序化存儲器在使用上更具有彈性。

2、傳統(tǒng)的熔絲主要有金屬熔絲(metalfuse)及復(fù)晶硅熔絲(polyfuse)，寫入方式是以高能量雷射或大電流燒斷熔絲的方式為主，寫入后熔絲的電阻值會上升，消耗功率較大。而反熔絲主要以電容方式在兩個導(dǎo)體間加入介電層，寫入時(shí)在兩端導(dǎo)體各加一偏壓使介電層崩潰而擊穿，寫入后反熔絲的電阻值會下降。隨著集成電路的高速發(fā)展，元件尺寸日益縮小，近年來已發(fā)展出使用金氧半(mos)元件制作反熔絲元件，其寫入方式是以閘極介電層崩潰機(jī)制為主。反熔絲(anti-fuse)是一種可編程元件，在燒錄時(shí)，其內(nèi)部的開關(guān)元件會被斷開或形成導(dǎo)通。為了編程反熔絲陣列，需要施加一定的電壓和電流，這樣才能打開或關(guān)斷相對應(yīng)的開關(guān)元件。這些編程信號需要通過譯碼器才能傳輸?shù)椒慈劢z陣列的正確位置。然而，譯碼器會增加反熔絲陣列的整體面積。

3、因此，本發(fā)明針對上述的困擾，提出一種小面積共電壓反熔絲陣列，以解決現(xiàn)有技術(shù)中的問題。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明提供一種小面積共電壓反熔絲陣列，其可減少譯碼器的數(shù)量與整體面積。

2、在本發(fā)明的一實(shí)施例中，提供一種小面積共電壓反熔絲陣列，其包括多條平行的字線、多條平行的選擇線、多條平行的共電壓線與多個反熔絲元件。所有字線包括一第一字線與一第二字線，所有選擇線與所有字線互相垂直，所有選擇線包括一第一選擇線。所有共電壓線與所有選擇線互相垂直，且所有共電壓線直接耦接在一起，所有共電壓線包括一第一共電壓線與一第二共電壓線。第一字線與第二字線分別靠近第一共電壓線與第二共電壓線。每一反熔絲元件耦接兩條字線、一條選擇線與兩條共電壓線。每一反熔絲元件包括一第一反熔絲記憶晶胞與一第二反熔絲記憶晶胞。第一反熔絲記憶晶胞耦接第一字線、第一選擇線與第一共電壓線，第二反熔絲記憶晶胞耦接第二字線、第一選擇線與第二共電壓線。

3、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞與第二反熔絲記憶晶胞對稱設(shè)置。

4、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞與第二反熔絲記憶晶胞設(shè)于一半導(dǎo)體區(qū)域中，半導(dǎo)體區(qū)域具有第一導(dǎo)電型，第一反熔絲記憶晶胞包括一第一閘極介電區(qū)塊、一第一反熔絲閘極、一第一離子摻雜區(qū)、一第二離子摻雜區(qū)與一第三離子摻雜區(qū)。第一閘極介電區(qū)塊設(shè)于半導(dǎo)體區(qū)域上，并位于第一字線及半導(dǎo)體區(qū)域之間。第一反熔絲閘極設(shè)于第一閘極介電區(qū)塊上，并耦接第一共電壓線。第一反熔絲閘極較第一字線更靠近第一共電壓線。第一離子摻雜區(qū)、第二離子摻雜區(qū)與第三離子摻雜區(qū)設(shè)于半導(dǎo)體區(qū)域中。第一離子摻雜區(qū)、第二離子摻雜區(qū)與第三離子摻雜區(qū)具有第二導(dǎo)電型，第二導(dǎo)電型與第一導(dǎo)電型為相反導(dǎo)電型。第一離子摻雜區(qū)與第二離子摻雜區(qū)設(shè)于第一字線正下方的半導(dǎo)體區(qū)域的相異兩側(cè)，第二離子摻雜區(qū)與第三離子摻雜區(qū)設(shè)于第一反熔絲閘極正下方的半導(dǎo)體區(qū)域的相異兩側(cè)，第一離子摻雜區(qū)耦接第一選擇線。

5、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞包括一第二閘極介電區(qū)塊、一第二反熔絲閘極、一第四離子摻雜區(qū)、一第五離子摻雜區(qū)與一第六離子摻雜區(qū)。第二閘極介電區(qū)塊設(shè)于半導(dǎo)體區(qū)域上，并位于第二字線及半導(dǎo)體區(qū)域之間。第二反熔絲閘極設(shè)于第二閘極介電區(qū)塊上，并耦接第二共電壓線。第二反熔絲閘極較第二字線更靠近第二共電壓線。第四離子摻雜區(qū)、第五離子摻雜區(qū)與第六離子摻雜區(qū)設(shè)于半導(dǎo)體區(qū)域中。第四離子摻雜區(qū)、第五離子摻雜區(qū)與第六離子摻雜區(qū)具有第二導(dǎo)電型。第四離子摻雜區(qū)與第五離子摻雜區(qū)設(shè)于第二字線的正下方的半導(dǎo)體區(qū)域的相異兩側(cè)，第五離子摻雜區(qū)與第六離子摻雜區(qū)設(shè)于第二反熔絲閘極的正下方的半導(dǎo)體區(qū)域的相異兩側(cè)，第四離子摻雜區(qū)耦接第一選擇線。

6、在本發(fā)明的一實(shí)施例中，第一導(dǎo)電型為p型，第二導(dǎo)電型為n型。

7、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞被選擇進(jìn)行寫入動作時(shí)，第一共電壓線被施加高電壓，第一字線被施加高電壓或中電壓，第一選擇線被施加接地電壓，高電壓大于中電壓，中電壓大于接地電壓。

8、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞未被選擇進(jìn)行寫入動作時(shí)，第一共電壓線被施加高電壓，第一字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，高電壓大于偏壓，偏壓大于接地電壓。

9、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞被選擇進(jìn)行讀取動作時(shí)，第一共電壓線被施加接地電壓，第一字線被施加中電壓，第一選擇線被施加偏壓，中電壓大于偏壓，偏壓大于接地電壓。

10、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞未被選擇進(jìn)行讀取動作時(shí)，第一共電壓線被施加接地電壓，第一字線被施加接地電壓，第一選擇線電性浮接。

11、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞被選擇進(jìn)行寫入動作時(shí)，第二共電壓線被施加高電壓，第二字線被施加高電壓或中電壓，第一選擇線被施加接地電壓，高電壓大于中電壓，中電壓大于接地電壓。

12、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞未被選擇進(jìn)行寫入動作時(shí)，第二共電壓線被施加高電壓，第二字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，高電壓大于偏壓，偏壓大于接地電壓。

13、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞被選擇進(jìn)行讀取動作時(shí)，第二共電壓線被施加接地電壓，第二字線被施加中電壓，第一選擇線被施加偏壓，中電壓大于偏壓，偏壓大于接地電壓。

14、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞未被選擇進(jìn)行讀取動作時(shí)，第二共電壓線被施加接地電壓，第二字線被施加接地電壓，第一選擇線電性浮接。

15、在本發(fā)明的一實(shí)施例中，第一導(dǎo)電型為n型，第二導(dǎo)電型為p型。

16、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞被選擇進(jìn)行寫入動作時(shí)，第一共電壓線被施加接地電壓，第一字線被施加接地電壓或中電壓，第一選擇線被施加高電壓，高電壓大于中電壓，中電壓大于接地電壓。

17、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞未被選擇進(jìn)行寫入動作時(shí)，第一共電壓線被施加接地電壓，第一字線被施加高電壓，第一選擇線被施加偏壓或電性浮接，高電壓大于偏壓，偏壓大于接地電壓。

18、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞被選擇進(jìn)行讀取動作時(shí)，第一共電壓線被施加高電壓，第一字線被施加中電壓，第一選擇線被施加偏壓，中電壓小于偏壓，高電壓大于偏壓。

19、在本發(fā)明的一實(shí)施例中，第一反熔絲記憶晶胞未被選擇進(jìn)行讀取動作時(shí)，第一共電壓線被施加高電壓，第一字線被施加高電壓，第一選擇線電性浮接。

20、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞被選擇進(jìn)行寫入動作時(shí)，第二共電壓線被施加接地電壓，第二字線被施加接地電壓或中電壓，第一選擇線被施加高電壓，高電壓大于中電壓，中電壓大于接地電壓。

21、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞未被選擇進(jìn)行寫入動作時(shí)，第二共電壓線被施加接地電壓，第二字線被施加高電壓，第一選擇線被施加偏壓或電性浮接，高電壓大于偏壓，偏壓大于接地電壓。

22、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞被選擇進(jìn)行讀取動作時(shí)，第二共電壓線被施加高電壓，第二字線被施加中電壓，第一選擇線被施加偏壓，中電壓小于偏壓，高電壓大于偏壓。

23、在本發(fā)明的一實(shí)施例中，第二反熔絲記憶晶胞未被選擇進(jìn)行讀取動作時(shí)，第二共電壓線被施加高電壓，第二字線被施加高電壓，第一選擇線電性浮接。

24、根據(jù)本發(fā)明提供的具體實(shí)施例，本發(fā)明公開了以下技術(shù)效果：

25、基于上述，小面積共電壓反熔絲陣列將共電壓線直接耦接在一起，以減少譯碼器的數(shù)量與整體面積。